一种优化的TVS结构器件的制作方法

一种优化的tvs结构器件
技术领域
1.本发明涉及半导体芯片设计及制造技术领域，具体涉及一种优化的tvs结构器件。


背景技术：

2.tvs(transientvoltagesuppressor，瞬态电压抑制器)管是在稳压管工艺基础上发展起来的一种新产品，当tvs管两端经受瞬间的高能量冲击时，它能以极高的速度使其阻抗骤然降低，同时吸收一个大电流，将其两端间的电压箝位在一个预定的数值上，从而确保后面的电路元件免受瞬态高能量的冲击而损坏。tvs管由于它具有响应时间快、瞬态功率大、电容低、漏电流低、击穿电压偏差小、箝位电压较易控制、体积小、易于安装等优点，目前已广泛应用于计算机系统、通讯设备、消费类电子、电源、家用电器等各个领域。随着ic芯片应用场合的多样化，各种尖峰脉冲对芯片的损伤不断出现，现有的tvs器件对某些高di/dt破坏性脉冲的防护效果欠佳，迫切需要升级目前传统tvs器件的响应速度。


技术实现要素：

3.本发明的目的在于提供一种优化的tvs结构器件，使p1基区在与n型半导体衬底形成目标电压后，通过两次高浓度的杂质掺杂，即p2基区和p3基区两层扩散，使p基区总体具有更高的杂质浓度梯度，当pn结发生雪崩击穿时，p2基区和p3基区的区域内高浓度载流子会快速漂移至pn结的空间电荷区，并参与雪崩效应，大大提高pn结雪崩击穿面积的扩展速度。
4.本发明所解决的技术问题为：
5.如何提高pn结在雪崩击穿时，提高击穿区域的扩展速度，使器件在高di/dt情况下具备更强的通流能力。
6.本发明的目的可以通过以下技术方案实现：
7.一种优化的tvs结构器件，包括n型半导体衬底，所述n型半导体衬底的p基区形成三次叠加扩散的基区，p基区的p1基区与n型半导体衬底形成目标电压，p基区的p2基区和p3基区在p1基区上两层扩散形成电压调制区。
8.作为本发明进一步的方案：所述n型半导体衬底的上、下表面设有金属层。
9.作为本发明进一步的方案：所述金属层为多层金属叠加结构。
10.作为本发明进一步的方案：所述n型半导体衬底上且位于p基区的两侧设置有掩蔽层。
11.作为本发明进一步的方案：一种优化的tvs结构器件的制造方法，包括以下步骤：
12.步骤一：晶圆准备
13.选取mcz硅单晶片，5寸晶向《111》，n型，电阻率0.03-0.04ω/cm，厚度220μm
±
10％；
14.步骤二：一次氧化
15.在炉温1100℃，氧气4l/min，氢气5l/min的工况下制作场氧掩蔽层，氧化层厚度1.5μm
±
10％；
16.步骤三：p1基区制备
17.在炉温1050℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间40min，在炉温1260℃，氧气2l/min，氮气3l/min的工况下进行硼源推进，推进时间1500min，并使用四探针测试扩散方块电阻22ω
±
10％，结深25μm
±
10％；
18.步骤四：p2基区制备
19.在炉温1080℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间45min；在炉温1240℃，氧气2l/min，氮气4l/min的工况下进行硼源推进，推进时间520min，并使用四探针测试扩散方块电阻12ω
±
10％，结深17μm
±
10％；
20.步骤五：p3基区制备
21.在炉温1130℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间70min；在炉温1250℃，氧气2l/min，氮气4l/min的工况下进行硼源推进，推进时间300min，并使用四探针测试扩散方块电阻5.5ω
±
10％，结深11μm
±
10％；
22.步骤六：金属层
23.通过电子束金属化蒸发台工艺沉积金属层。
24.作为本发明进一步的方案：步骤三、步骤四和步骤五中的p1基区、p2基区和p3基区的制备需先漂净晶片表面的氧化层，采用旋涂掺杂剂做为扩散源，再进行硼预沉积扩散掺杂。
25.作为本发明进一步的方案：金属层由接触层计第一层，共四层，依次分别为铝1.5μm，钛0.3μm，镍0.7μm，银1.5μm。
26.本发明的有益效果：
27.本发明通过在n型半导体衬底上设置三次叠加扩散的p基区，使p1基区与n型半导体衬底形成目标电压后，通过两次高浓度的杂质掺杂，即p2基区和p3基区两层扩散，使p基区总体具有更高的杂质浓度梯度，当pn结发生雪崩击穿时，p2基区和p3基区的区域内高浓度载流子会快速漂移至pn结的空间电荷区，并参与雪崩效应，大大提高pn结雪崩击穿面积的扩展速度，能够有效使pn结在更短的时间内进入完全雪崩击穿状态，从而更快速地泄放浪涌能量。
附图说明
28.下面结合附图对本发明作进一步的说明。
29.图1是本发明的主视图；
30.图2是本发明中p1基区的结构示意图；
31.图3是本发明中p2基区的结构示意图；
32.图4是本发明中p3基区的结构示意图。
33.图中：1、n型半导体衬底；2、p1基区；3、p2基区；4、p3基区；5、金属层；6、掩蔽层。
具体实施方式
34.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它
实施例，都属于本发明保护的范围。
35.实施例1
36.请参阅图1-图4所示，本发明为一种优化的tvs结构器件，包括n型半导体衬底1，所述n型半导体衬底1的p基区形成三次叠加扩散的基区，p基区的p1基区2与n型半导体衬底1形成目标电压，p基区的p2基区3和p3基区4在p1基区2上两层扩散形成电压调制区。
37.使用时，使p1基区2与n型半导体衬底1形成目标电压后，通过两次高浓度的杂质掺杂，即p2基区3和p3基区4两层扩散，使p基区总体具有更高的杂质浓度梯度，当pn结发生雪崩击穿时，p2基区3和p3基区4的区域内高浓度载流子会快速漂移至pn结的空间电荷区，并参与雪崩效应，大大提高pn结雪崩击穿面积的扩展速度，能够有效使pn结在更短的时间内进入完全雪崩击穿状态，从而更快速地泄放浪涌能量。
38.具体以1500w版本的smcj系列tvs为例，原版本尺寸的芯片需要使用6.2*8.1*2.6mm尺寸的封装外形，采用本实施例优化后，在实现原版本相同性能的条件下，仅需采用3.9*5.6*2.6mm尺寸的封装外形，成品体积只有原来的43.5％，大大优化了整机布局空间；
39.本发明方案还可以让整机设计不作布局变更的前提下，大幅提升防护等级，以适应更广泛的应用环境，并以itu-t标准为例，由于其enhanced level包含4000v和6000v两种测试等级，而需要整机作两套防护布局，在采用本发明方案后，相同的整机pcb布局即可兼容这两个防护等级的空间需求，大大简化整机设计，使得一套布局设计方案即可覆盖enhanced level两个应用标准环境。
40.参阅图1，所述n型半导体衬底1的上、下表面设有金属层5，所述金属层5为多层金属叠加结构，金属层5由接触层计第一层，共四层，依次分别为铝1.5μm，钛0.3μm，镍0.7μm，银1.5μm，提高该tvs结构器件的耐用性能和防护性能。
41.其中，所述n型半导体衬底1上且位于p基区的两侧设置有掩蔽层6，通过掩蔽层6对p基区形成保护作用。
42.一种优化的tvs结构器件的制造方法，包括以下步骤：
43.步骤一：晶圆准备
44.选取mcz硅单晶片，5寸晶向《111》，n型，电阻率0.03-0.04ω/cm，厚度220μm
±
10％；
45.步骤二：一次氧化
46.在炉温1100℃，氧气4l/min，氢气5l/min的工况下制作场氧掩蔽层，氧化层厚度1.5μm
±
10％；
47.步骤三：p1基区制备
48.在炉温1050℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间40min，在炉温1260℃，氧气2l/min，氮气3l/min的工况下进行硼源推进，推进时间1500min，并使用四探针测试扩散方块电阻22ω
±
10％，结深25μm
±
10％；
49.步骤四：p2基区制备
50.在炉温1080℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间45min；在炉温1240℃，氧气2l/min，氮气4l/min的工况下进行硼源推进，推进时间520min，并使用四探针测试扩散方块电阻12ω
±
10％，结深17μm
±
10％；
51.步骤五：p3基区制备
52.在炉温1130℃，氧气2l/min，氮气3l/min的工况下进行硼源淀积，沉积时间70min；在炉温1250℃，氧气2l/min，氮气4l/min的工况下进行硼源推进，推进时间300min，并使用四探针测试扩散方块电阻5.5ω
±
10％，结深11μm
±
10％；
53.步骤六：金属化层
54.通过电子束金属化蒸发台工艺沉积金属化层。
55.作为本发明进一步的方案：步骤三、步骤四和步骤五中的p1基区、p2基区和p3基区的制备需先漂净晶片表面的氧化层，采用旋涂掺杂剂做为扩散源，再进行硼预沉积扩散掺杂。
56.对使用该方法制造的tvs结构器件检测测试，测试选取五组tvs结构器件，测试结构如下表所示：
[0057][0058]
本由表可见，本方案在保证原产品功能及参数的基础上，将通流能力峰值提升约10％左右，提高了tvs结构器件在高di/dt情况下具备更强的通流能力。
[0059]
实施例2
[0060]
本实例的制造方法与实施例1完全相同，将n型半导体衬底1替换为p型半导体衬底，杂质类型相反。
[0061]
综上，实施例1与实施例2均基于“强电场效应”和“线性缓变结”两个理论模型。由于常规tvs器件是通过一次杂质扩散形成的pn结达到设计的耐压值，从而形成的二极管来实现钳位保护的功能，通常高温长时间的热扩散符合“线性缓变结”模型，扩散形成的杂质层浓度是连续渐变分布的，在强电场效应形成的雪崩击穿过程中，需依靠掺杂的杂质来影响雪崩击穿发生的速度，杂质浓度越高，雪崩现象越容易发生，但杂质浓度又会影响设计耐压值。
[0062]
本发明设计了三重掺杂扩散，掺杂浓度层层递增，其中纵向结构p1基区为首次掺杂区域，扩散掺杂浓度较低，以符合设计耐压值，后续两次扩散p2基区和p3基区的扩散边界小于首次扩散区域，故不影响耐压值，但又提高了整个掺杂区域的掺杂浓度梯度，增加了掺杂杂质数量，根据“强电场效应”模型，提高了雪崩击穿发生时的载流子密度，从而能使达到设计耐压值的pn结以更快的速度进入雪崩击穿的状态，从而降低了局部最高电流密度，提升了器件的抗浪涌能力。
[0063]
结合实施例1与实施例2，均是以平面结构pn结为例，台面结构pn结与本发明要点一致，不再单独举例，故本发明结构在台面型tvs中也受保护。
[0064]
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施
例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。