图像传感器及其制造方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种图像传感器及其制造方法。


背景技术：

2.图像传感器利用光电转换器件将入射到受光面的光成比例地转换为电信号。与光敏二极管、光敏三极管等点光源的光敏元件相比，图像传感器在其受光面布置有许多个小单元，每个小单元为一个起光电转换功能的像素，利用多个像素构成像素阵列(pixel array)进行辐射感测，能够形成图像。
3.目前常见的采用半导体工艺制造的图像传感器为cmos图像传感器，cmos图像传感器在每个像素设置有至少一个感光二极管和三至六个晶体管，使得芯片上感光区的占比较小。随着技术发展，对单位面积内像素数目提升的需求更加迫切，因而单个像素的面积设计得越来越小，cmos像素的满阱电荷量偏低，导致cmos图像传感器存在着灵敏度下降及动态范围降低的问题。
4.垂直电荷转移成像(vertical charge transferred-pixel sensor，vps)是一种新型的图像传感器技术(如中国专利cn102938409a、cn111540758a及cn104900667a等描述的成像技术)，其采用类似于浮栅型nor(或非)闪存(floating gate nor flash)的工艺制造像素阵列，在外置光源的照射下，受光面上布置的像素内会产生沿垂直于受光面的方向移动的光电子，并引起像素中的浮栅(fg)的电位变化，通过该电位变化来作成像表征。vps图像传感器相较cmos图像传感器，在相同像素尺寸下可实现更高的信噪比和更高的满阱电荷，使其在很多领域(如医疗显微检测、基因检测等)具备非常广阔的应用前景。
5.在采用半导体工艺制造图像传感器时，通常在形成像素阵列的同一衬底上还形成了逻辑电路(periphery logic area)，逻辑电路与像素阵列分布在衬底的不同区域且相互可以通过互联线连接。但是，研究发现，像素阵列(尤其是vps图像传感器)很容易受到逻辑电路的暗电流(dark current)的影响而容易产生缺陷，如白色像素缺陷(white pixel defect)。在不显著增加成本及制造复杂性的情况下，如何对设置逻辑电路的外围电路区域与设置像素阵列的像素区域进行有效隔离，对于图像传感器的生产及应用具有重要的意义。


技术实现要素：

6.为了对图像传感器的外围电路区域与像素区域进行有效隔离，且不会显著增加成本及制造复杂性，本发明提供一种图像传感器和一种图像传感器的制造方法。
7.一方面，本发明提供一种图像传感器，包括：
8.衬底，包括像素区域、外围电路区域和焊盘区域，所述像素区域设置有多个感光像素，所述衬底具有正面和与所述正面相对的背面；
9.正面沟槽隔离，嵌设于所述衬底的正面且未贯穿所述衬底，所述正面沟槽隔离包括第一沟槽隔离和第二沟槽隔离，所述第一沟槽隔离包围所述像素区域，所述外围电路区
域和所述焊盘区域位于所述第一沟槽隔离的外围，所述第二沟槽隔离位于所述焊盘区域；
10.互连结构，设置于所述衬底正面一侧；
11.背面通道结构，设置于所述衬底背面，所述背面通道结构包括焊盘通道和包围所述像素区域的环通道，所述环通道从所述衬底背面向下延伸以露出所述第一沟槽隔离，所述焊盘通道包括上通孔和下通孔，所述上通孔从所述衬底背面向下延伸以露出所述第二沟槽隔离，所述下通孔从所述上通孔底面向下延伸以露出所述互连结构；
12.钝化层，覆盖所述环通道的内表面以及所述上通孔的内表面，并露出所述互连结构；以及，
13.焊盘，位于所述焊盘通道内，所述焊盘与所述互连结构电性连接。
14.可选的，所述图像传感器还包括在所述环通道里侧设置的掺杂区隔离结构，所述掺杂区隔离结构包括嵌设于所述衬底正面的第三沟槽隔离、嵌设于所述衬底背面且与所述第三沟槽隔离垂直对准的第四沟槽隔离以及位于所述第三沟槽隔离和所述第四沟槽隔离之间的离子掺杂区。
15.可选的，所述第一沟槽隔离结构和所述第三沟槽隔离被所述衬底隔离；或者，所述第一沟槽隔离结构和所述第三沟槽隔离为一体结构。
16.可选的，所述第四沟槽隔离两侧的衬底具有p型掺杂，所述离子掺杂区的掺杂类型为n型；或者，所述第四沟槽隔离两侧的衬底具有n型掺杂，所述离子掺杂区的掺杂类型为p型。
17.可选的，所述掺杂区隔离结构仅设置于所述像素区域；或者，所述掺杂区隔离结构设置于所述像素区域内与所述像素区域和所述外围电路区域之间。
18.可选的，所述第四沟槽隔离包括在与所述衬底接触的界面设置的高k介质层。
19.可选的，以所述衬底的背面为基准，所述环通道与所述上通孔在所述衬底中的深度相同。
20.可选的，所述钝化层仅覆盖所述环通道的内表面而未填满所述环通道；或者，所述钝化层填满所述环通道。
21.可选的，所述图像传感器为vps图像传感器。
22.一方面，本发明提供一种图像传感器的制造方法，包括：
23.提供衬底，所述衬底包括像素区域、外围电路区域和焊盘区域，所述衬底具有正面和与所述正面相对的背面；
24.在所述衬底正面制作正面沟槽隔离、多个感光像素和互连结构，所述多个感光像素位于所述像素区域，所述正面沟槽隔离未贯穿所述衬底且包括第一沟槽隔离和第二沟槽隔离，所述第一沟槽隔离包围所述像素区域，所述外围电路区域和所述焊盘区域位于所述第一沟槽隔离的外围，所述第二沟槽隔离位于所述焊盘区域，所述互连结构形成于所述衬底正面一侧；
25.将所述衬底的正面一侧与一载板接合；
26.在所述衬底的背面制作背面通道结构，包括：形成包围所述像素区域的环通道和位于所述焊盘区域的上通孔，所述环通道从所述衬底背面向下延伸以露出所述第一沟槽隔离，所述上通孔从所述衬底背面向下延伸以露出所述第二沟槽隔离；再在所述衬底背面沉积一钝化层，所述钝化层覆盖所述衬底背面、所述环通道的内表面并随形覆盖所述上通孔
的内表面，接着在所述上通孔的底面形成下通孔，所述下通孔从所述上通孔底面向下延伸以露出所述互连结构，所述上通孔和所述下通孔构成焊盘通道；以及，
27.在所述焊盘通道内形成焊盘，所述焊盘与所述互连结构电性连接。
28.可选的，所述正面沟槽隔离还包括形成于所述第一沟槽隔离里侧的第三沟槽隔离，并且，所述第三沟槽隔离的底面下方的衬底中形成有离子掺杂区；在制作所述背面通道结构之前，所述制造方法还包括：
29.在所述衬底的背面制作背面隔离沟槽，所述背面隔离沟槽的底面露出所述离子掺杂区；以及，
30.在所述衬底的背面制作高k介质层和非高k隔离介质，所述高k介质层随形覆盖所述衬底的背面和所述背面隔离沟槽的内表面，所述非高k隔离介质填充所述背面隔离沟槽。
31.本发明提供的图像传感器包括衬底、正面沟槽隔离、互连结构、背面通道结构、钝化层和焊盘，其中背面通道结构包括焊盘通道和包围所述像素区域的环通道，所述环通道从所述衬底背面向下延伸以露出嵌设于衬底正面且包围像素区域的第一沟槽隔离，所述钝化层覆盖所述环通道的内表面，即，位于所述环通道内的钝化层与第一沟槽隔离连接，在像素区域与外围电路区域之间构成物理全隔离，可以有效阻挡外围电路区域产生的暗电流进入像素区域，实现外围电路区域与像素区域之间的有效隔离，并且，所述环通道与设置焊盘的焊盘通道均为背面通道结构，可通过背面通道工艺同步形成，不会显著增加成本及制造复杂性。
32.本发明提供的图像传感器的制造方法中，在制作焊盘通道的过程中，同时形成了包围像素区域的环通道，在环通道和上通孔内形成钝化层，该钝化层在形成下通孔和焊盘时采用的刻蚀过程中能够起保护和阻挡作用，并且，钝化层与环通道露出的第一沟槽隔离上下连接，在像素区域与外围电路区域之间构成物理全隔离，可以有效阻挡外围电路区域产生的暗电流进入像素区域，该制造方法利用焊盘通道的制造流程同时在外围电路区域与像素区域之间形成了有效隔离，成本低，且不会显著增大制造复杂性。
附图说明
33.图1a是一种包括掺杂区隔离结构的vps图像传感器的平面示意图。
34.图1b是图1a中掺杂区隔离结构处的剖面示意图。
35.图2a是本发明一实施例的图像传感器的平面示意图。
36.图2b是图2a所示的图像传感器的剖面示意图。
37.图3是本发明另一实施例的图像传感器的平面示意图。
38.图4是本发明实施例的图像传感器的制造方法的流程示意图。
39.图5是本发明一实施例的图像传感器的制造方法采用的衬底的剖面示意图。
40.图6是本发明一实施例的图像传感器的制造方法在形成正面沟槽隔离、感光像素和互连结构后的剖面示意图。
41.图6a是本发明另一实施例的图像传感器的制造方法在形成正面沟槽隔离、感光像素和互连结构后的剖面示意图。
42.图7是本发明一实施例的图像传感器的制造方法在形成背面沟槽隔离后的剖面示意图。
43.图8是本发明一实施例的图像传感器的制造方法在形成环通道和焊盘通道的上通孔后的剖面示意图。
44.图9是本发明一实施例的图像传感器的制造方法在形成钝化层后的剖面示意图。
45.图9a是本发明另一实施例的图像传感器的制造方法在形成钝化层后的剖面示意图。
46.图10是本发明一实施例的图像传感器的制造方法在形成焊盘通道的下通孔后的剖面示意图。
47.图11是本发明一实施例的图像传感器的制造方法在形成焊盘后的剖面示意图。
48.图11a是本发明另一实施例的图像传感器的制造方法在形成焊盘后的剖面示意图。
49.附图标记说明：
50.100-衬底；100a-正面；100b-背面；10-像素区域；20-外围电路区域；30-焊盘区域；110-第一沟槽隔离；120-第二沟槽隔离；130-第三沟槽隔离；140-第四沟槽隔离；151-环通道；15-焊盘通道；152-上通孔；154-下通孔；153-钝化层；160-焊盘；141-高k介质层；101-高k介质层；142-非高k隔离介质；200-载板；201-缓冲层。
具体实施方式
51.图1a是一种包括掺杂区隔离结构的vps图像传感器的平面示意图。参照图1a，与cmos图像传感器类似，该vps图像传感器的用于设置感光像素的衬底100中，外围电路区域20和焊盘区域30被设置于像素区域10外围，其中，像素区域10用于设置感光像素，外围电路区域20用于设置图像传感器的逻辑电路或者其它根据需要设置的电路元件，焊盘区域30用于设置用于与外部电路连接的焊盘(pad)。该vps图像传感器中，为了使像素区域10和外围电路区域20隔离，在像素区域10和外围电路区域20之间的间隙内，设置了掺杂区隔离结构，所述掺杂区隔离结构如图1a中虚线圈出的区域所示。
52.图1b是图1a中掺杂区隔离结构处的剖面示意图。参照图1a和图1b，在像素区域10和外围电路区域20之间，衬底100正面100a设置有浅沟槽隔离(sti)，衬底100背面100b设置有深沟槽隔离(dti)，并且，所述浅沟槽隔离和所述深沟槽隔离在衬底100正面100a的正投影存在交叠，也即，所述浅沟槽隔离和所述深沟槽隔离的至少一部分为垂直对准。所述浅沟槽隔离和所述深沟槽隔离之间具有n型掺杂区(图1b中示为dnw)，从衬底100的垂直方向(即厚度方向)看，所述浅沟槽隔离、n型掺杂区和所述深沟槽隔离依次设置，所述n型掺杂区两侧的衬底为p型掺杂(图1b中示为p-sub，此外像素区域10还在p型衬底中设置有p阱(pw))，所述浅沟槽隔离和所述深沟槽隔离提供物理隔离，而n型掺杂区以异型掺杂的方式作隔离。但是，在像素区域10和外围电路区域20之间设置该掺杂区隔离结构的隔离效果较差，该掺杂区隔离结构难以有效阻隔外围电路区域20的漏电流进入像素区域10，导致像素区域10会出现白色像素缺陷。主要原因在于，一方面，像素区域10和外围电路区域20之间主要需要避免的是暗电流，与像素之间主要隔离光电荷不同，在p型衬底之间设置的n型掺杂区对于隔离光电荷效果较好，但暗电流是由载流子的移动形成的，与掺杂浓度关联程度高，在一定条件下，暗电流仍可能穿过p型区域和n型掺杂区域的界面；另一方面，如图1a和图1b所示，为了避免像素间的串扰，上述深沟槽隔离中，在与衬底的界面会统一设置一层高k介质层101
(文中k指介电常数，“高k材料”指的是介电常数较氧化硅高(传统器件使用的氧化硅的介电常数约为4)，如氧化铝和氧化钽(tao)等)，但是，如图1b所示，研究发现，高k材料层中具有负电荷，从而会使得n型掺杂区在接触深沟槽隔离的区域被反型而成为p型，该p型反型层对于n型掺杂区两侧的p型区域起到了“桥联”的作用，促进了暗电流的流动，使得漏电流容易进入像素区域10形成缺陷，由于高k材料层101的桥联作用，即使在设置如图1b所示的浅沟槽隔离和深沟槽隔离上下连接时，仍难以完全阻隔漏电流在像素区域10和外围电路区域20之间的流动。
53.需要说明的是，关于外围电路区域的漏电流对像素区域的不良影响的问题，并不仅是vps图像传感器面临的问题，采用其它图像传感原理的图像传感器(如ccd图像传感器、cmos图像传感器或者其它有源或无源的图像传感器)也会遇到该问题。为了解决图像传感器中像素区域和外围电路区域隔离的问题，同时不需要显著增加成本及制造复杂性，发明人提出了本发明。以下结合附图和具体实施例对本发明的图像传感器及其制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在
……
上”也可以包括“在
……
下”和其它方位关系，示例性术语“向下延伸”也可以包括“向上延伸”和其它方位关系。“上通孔”也可以位于“下通孔”的下方或者其它方位。
54.图2a是本发明一实施例的图像传感器的平面示意图。图2b是图2a所示的图像传感器的剖面示意图。参照图2a和图2b，本发明实施例涉及一种图像传感器，所述图像传感器包括：
55.衬底100，所述衬底包括像素区域10、外围电路区域20和焊盘区域30，所述像素区域10设置有多个感光像素，所述衬底100具有正面100a和与所述正面100a相对的背面100b；
56.正面沟槽隔离，嵌设于所述衬底100的正面100a且未贯穿所述衬底100，所述正面沟槽隔离包括第一沟槽隔离110和第二沟槽隔离120，所述第一沟槽隔离110包围所述像素区域10，所述外围电路区域20和所述焊盘区域30位于所述第一沟槽隔离110的外围，所述第二沟槽隔离120位于所述焊盘区域30；
57.互连结构，设置于所述衬底100的正面100a一侧；
58.背面通道结构，设置于所述衬底100背面100b，所述背面通道结构包括焊盘通道15和包围所述像素区域10的环通道151，所述环通道151从所述衬底100背面100b向下延伸以露出所述第一沟槽隔离110，所述焊盘通道15包括上通孔152和下通孔154，所述上通孔152从所述衬底100背面100b向下延伸以露出所述第二沟槽隔离120，所述下通孔154从所述上通孔152底面向下延伸以露出所述互连结构(如图2b中所示的金属层m1)；
59.钝化层153，覆盖所述环通道151的内表面以及所述上通孔152的内表面，钝化层153还露出所述互连结构(所述互连结构可通过所述下通孔154被露出，钝化层153例如未覆盖所述下通孔154或仅覆盖下通孔154的侧表面)；
60.焊盘160，位于所述焊盘通道15内，所述焊盘160与所述互连结构电性连接。
61.本发明实施例的图像传感器为vps图像传感器，但也可以是ccd图像传感器、cmos
图像传感器或者其它有源或无源的图传感器。
62.所述环通道151与所述上通孔152可通过同一次光刻以及刻蚀工艺在衬底100背面形成，因而所述环通道151与所述上通孔152在衬底100内的深度相同(以衬底100背面100b为基准)。
63.图2b所示的剖面图中，钝化层153仅覆盖环通道151的内表面，但未填满环通道151，环通道151两侧的像素区域10和外围电路区域20通过钝化层153和环通道151内的空气层隔离。本发明不限于此，在另一些实施例中，所述钝化层153可以填满所述环通道151。此外，如图2b所示，钝化层153还覆盖衬底100的背面100b。
64.图3是本发明另一实施例的图像传感器的平面示意图。图11是本发明一实施例的图像传感器的制造方法在形成焊盘后的剖面示意图。图11a是本发明另一实施例的图像传感器的制造方法在形成焊盘后的剖面示意图。参照图3、图11及图11a，本发明一些实施例的图像传感器中，在像素区域10和外围电路区域20之间，除了设置上述环通道151和钝化层153进行隔离外，还在所述环通道151里侧设置有掺杂区隔离结构，所述掺杂区隔离结构包括嵌设于所述衬底100正面100a的第三沟槽隔离130、嵌设于所述衬底100背面100b且与所述第三沟槽隔离130垂直对准的第四沟槽隔离140、以及位于所述第三沟槽隔离130和所述第四沟槽隔离140之间的离子掺杂区(图未示)。该图像传感器中，所述掺杂区隔离结构设置于所述像素区域10与所述外围电路区域20之间，且被第一沟槽隔离110和环通道151包围，即像素区域10与所述外围电路区域20既通过第一沟槽隔离110和环沟道151以及环沟道151内的钝化层153进行物理隔离，还通过掺杂区隔离结构进行隔离，隔离效果更好。
65.需要说明的是，图11所示的掺杂区隔离结构还可在所述像素区域10内设置(图未示)，以分隔相邻的感光像素。但不限于此，在又一实施例中，掺杂区隔离结构仅设置于所述像素区域10，而像素区域10和外围电路区域20仅通过上述环通道151和钝化层153进行隔离。
66.上述掺杂区隔离结构中，第四沟槽隔离140两侧的衬底100具有p型掺杂，则所述离子掺杂区的掺杂类型为n型。或者，第四沟槽隔离140两侧的衬底具有n型掺杂，则所述离子掺杂区的掺杂类型为p型。
67.参照图11和图11a，所述第四沟槽隔离140可包括在衬底100背面100b设置的背面隔离沟槽以及在所述背面隔离沟槽内设置的高k介质层141和非高k隔离介质142，高k介质层141与衬底100接触，非高k介质层142(如氧化硅层)覆盖高k介质层141且填充该背面隔离沟槽。所述高k介质层141还覆盖衬底100的背面100b，但未设置在环通道151和焊盘通道14内，以避免增大漏电流而导致隔离效果变差。
68.所述第三沟槽隔离130和前述的第一沟槽隔离110均设置在像素区域10和外围电路区域20之间，且均包围像素区域10。图11所示的实施例中，第一沟槽隔离110和第三沟槽隔离130在横向上(平行于衬底100正面100a的方向)被衬底100隔离。但不限于此，在另外一些实施例中，第一沟槽隔离110和第三沟槽隔离130可以是连通的，例如为一体结构，该一体结构也可看作较宽的以至于延伸到第三沟槽隔离130设置范围的第一沟槽隔离110，或者也可看作较宽的以至于延伸到第一沟槽隔离110设置范围的第三沟槽隔离130，如图11a所示。示例的，第一沟槽隔离110较如图11所示的第一沟槽隔离110宽，上述环通道151和第四沟槽隔离140在衬底100正面100a的正投影均与第一沟槽隔离110存在重叠，钝化层153通过环通
道151与第一沟槽隔离110接触，而第四沟槽隔离140与第一沟槽隔离110之间设置有用于隔离的离子注入区(即采用掺杂区隔离结构进行隔离)，所述第四沟槽隔离140可采用封闭式或者非封闭的方式包围像素区域10。
69.上述实施例介绍的图像传感器中，背面通道结构包括焊盘通道15和包围像素区域10的环通道151，所述环通道151从衬底100背面100b向下延伸以露出第一沟槽隔离110，钝化层153覆盖所述环通道151的内表面，即位于所述环通道151内的钝化层153与包围像素区域10的第一沟槽隔离110上下连接，在像素区域10与外围电路区域20之间构成物理全隔离，可以有效阻挡外围电路区域20产生的暗电流进入像素区域10，实现外围电路区域20与像素区域10之间的有效隔离，并且，所述环通道151与设置焊盘160的焊盘通道15均为背面通道结构，可通过背面通道工艺同步形成，不会显著增加成本及制造复杂性。
70.为了更好的实施本发明实施例的上述方案，下面还提供一种图像传感器的制造方法，能够制造上述图像传感器。需要说明的是，本文所呈现的方法中各步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。
71.图4是本发明实施例的图像传感器的制造方法的流程示意图。参照图4，本发明实施例的图像传感器的制造方法包括如下步骤：
72.s1：提供衬底，所述衬底包括像素区域、外围电路区域和焊盘区域，所述衬底具有正面和与所述正面相对的背面；
73.s2：在所述衬底正面制作正面沟槽隔离、感光像素和互连结构，所述感光像素位于所述像素区域，所述正面沟槽隔离未贯穿所述衬底且包括第一沟槽隔离和第二沟槽隔离，所述第一沟槽隔离包围所述像素区域，所述外围电路区域和所述焊盘区域位于所述第一沟槽隔离的外围，所述第二沟槽隔离位于所述焊盘区域，所述互连结构形成于所述衬底正面一侧；
74.s3：将所述衬底的正面一侧与一载板接合；
75.s4：在所述衬底的背面制作背面通道结构，包括：形成包围所述像素区域的环通道和位于所述焊盘区域的上通孔，所述环通道从所述衬底背面向下延伸以露出所述第一沟槽隔离，所述上通孔从所述衬底背面向下延伸以露出所述第二沟槽隔离；再在所述衬底背面沉积一钝化层，所述钝化层覆盖所述衬底背面、所述环通道的内表面并随形覆盖所述上通孔的内表面，接着在所述上通孔的底面形成下通孔，所述下通孔从所述上通孔底面向下延伸以露出所述互连结构，所述上通孔和所述下通孔构成焊盘通道；
76.s5：在所述焊盘通道内形成焊盘，所述焊盘与所述互连结构电性连接。
77.图5至图11a是本发明一实施例的图像传感器的制造方法处于各制造阶段的图像传感器的剖面示意图。以下结合图4和图5至图11a对本发明实施例的图像传感器的制造方法进行说明。
78.具体的，此处制造的图像传感器例如为vps图像传感器，vps图像传感器中，在p型衬底的像素区域设置有多个感光像素，每个感光像素包括在衬底的一侧(称为正面)形成的用于感光的mos电容和用于读取光生电荷数量的读取晶体管，所述mos电容和读取晶体管的衬底之间通过浅沟槽隔离(sti)隔开，源/漏区设置在读取晶体管一侧的衬底中；所述mos电容和读取晶体管均包括在衬底正面依次叠加的底层绝缘介质、浮栅、顶层绝缘介质和控制
栅，并且其中浮栅在mos电容和读取晶体管之间连通。vps图像传感器的工作方式为：在光感测阶段，衬底被施加负偏压，控制栅被施加正偏压，从而在每个感光像素的衬底中形成连续的耗尽区，当光线从衬底的另一侧(称为背面)入射，到达所述耗尽区的光子在适当条件下激发出光生电荷，并在电场驱动下迁移到浮栅中，引起浮栅的电位变化，在读取阶段，通过控制读取晶体管可以读出浮栅中的光生电荷量。关于vps图像传感器的结构和工作原理可参照本领域的公开内容(如中国专利cn102938409a、cn111540758a、cn104900667a、cn107180844a及cn107658321a等)，此处不再赘述。
79.需要说明的是，本发明实施例重点描述的是图像传感器中像素区域与外围电路区域之间的隔离问题，该问题在其它类型的图像传感器中也存在，在不冲突的情况下，以下描述的图像传感器的制造方法也适用于其它类型的图像传感器。
80.首先，参照图5，执行步骤s1，提供衬底100，所述衬底100包括像素区域10、外围电路区域20和焊盘区域30，所述衬底100具有正面100a与所述正面100a相对的背面100b。像素区域10用于设置感光像素，外围电路区域20用于设置图像传感器的逻辑电路(如专用集成电路(asic)器件或片上系统(soc)器件)或者其它根据需要设置的电路元件(如用于建立光强度基线的参考像素)，焊盘区域30用于设置用于与外部器件连接的一个或多个焊盘(pad)。图5中像素区域10、外围电路区域20和焊盘区域30的位置仅是示意，实际应用中可以发生变化。图5中的虚线表示像素区域10、外围电路区域20和焊盘区域30之间大概的边界，但应该理解，这些区域没有按比例绘制，并且它们可以垂直延伸至如图5所示的衬底100正面100a上方和背面100b下方。
81.衬底100的材料可以是硅、锗、硅锗、碳化硅、氧化镓、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，或者还可以为其它的材料，例如gaasp、alinas、algaas、gainas、gainp或gainasp等，或者还可以是上述材料的组合。衬底100可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层(例如锗硅层上的硅层)。衬底100中还可以根据设计需求注入一定的掺杂离子以改变电学参数。本实施例中，衬底100例如为具有p型掺杂的硅衬底，在另外一些实施例中，衬底100也可以具有n型掺杂。此处衬底100的正面100a为制造感光像素时采用的一侧表面，衬底100的背面100b与正面100a相对，所述背面100b为要感测的辐射进入衬底100的一侧表面。
82.接着，参照图6，执行步骤s2，在所述衬底100正面100a制作正面沟槽隔离、感光像素和互连结构。由于不是本技术的重点，故图6中未示出感光像素和互连结构的具体结构。
83.所述感光像素在像素区域10形成，用于感测投射到像素区域10背面100b的辐射。其可采用本领域公开的制作方法形成，对于vps图像传感器，其感光像素包括上述mos电容和读取晶体管，对于cmos图像传感器，其感光像素包括光电二极管、复位晶体管、源跟随晶体管及传输晶体管。所述互连结构形成于正面100a上方，其可包括通过介质材料隔离的多层图形化的导电层以及导电插塞，所述导电层和导电插塞在图像传感器的各掺杂区、电路和输入/输出之间提供互连。所述互连结构具有相对靠近衬底100正面100a的金属层(如图6中m1)，后续可通过该金属层将互连结构的电性从衬底100背面100b引出。
84.步骤s1形成的正面沟槽隔离在衬底100形成，但未贯穿衬底100，本实施例中，所述正面沟槽隔离为浅沟槽隔离(sti，其在衬底中的嵌设深度通常在以下)，在另外一
些实施例中，所述正面沟槽隔离为深沟槽隔离(dti，其在衬底中的嵌设深度通常在以上)。所述正面沟槽隔离可采用本领域公开的方法嵌设在衬底100正面100a，可根据设计需要在衬底100正面100a的指定区域先制作沟槽，然后在该沟槽内填充隔离介质而形成，所述隔离介质可采用氧化硅、氮化硅或其它绝缘材料。如图6所示，本发明实施例中，所述正面沟槽隔离包括第一沟槽隔离110和第二沟槽隔离120，第一沟槽隔离110和第二沟槽隔离120可通过同一次沟槽隔离制程形成从而具有基本相同的深度。所述第一沟槽隔离110包围所述像素区域10，即第一沟槽隔离110为环状。所述外围电路区域20和所述焊盘区域30位于所述第一沟槽隔离110的外围，所述第二沟槽隔离120位于所述焊盘区域30，以便于后续在衬底100背面100b制造焊盘。
85.除了形成上述第一沟槽隔离110和第二沟槽隔离120外，步骤s1还可在像素区域10形成未贯穿衬底100的正面沟槽隔离，以分隔相邻的感光像素以及对每个感光像素中的mos电容和读取晶体管进行隔离，此外，一些实施例中，为了确保像素区域10和外围电路区域20之间的隔离效果，如图6所示，在所述第一沟槽隔离110里侧的像素区域10和外围电路区域20之间，还可形成有第三沟槽隔离130(例如为sti)，即上述正面沟槽隔离还包括第三沟槽隔离130以及像素区域10的沟槽隔离，如此，可在第三沟槽隔离130处与像素区域10中位于感光像素之间的沟槽隔离处形成前述的隔离区掺杂结构。但不限于此，如图6a所示，一些实施例中，可制造较宽的第一沟槽隔离110(宽度能够覆盖第三沟槽隔离130的范围)，使第一沟槽隔离110被复用以构造物理全隔离和掺杂区隔离结构，以下过程也适用于图6a所示的结构。
86.仍参照图6，示例的，在制作上述正面沟槽隔离时，在刻蚀衬底100形成隔离沟槽且填充隔离介质之前，可针对于用于形成掺杂区隔离结构的正面沟槽隔离(如第三沟槽隔离130和像素区域10中的正面沟槽隔离)而在衬底100正面100a开设的正面隔离沟槽，进行离子注入，以在热退火后，在正面隔离沟槽下方的衬底100中形成用于隔离的掺杂区(图未示)，本实施例衬底100为p型掺杂(掺杂物例如为硼或二氟化硼)，则该用于隔离的掺杂区为n型(掺杂物例如为磷或砷)，在另外一些实施例中，衬底采用n型掺杂，则用于隔离的掺杂区为p型。一些实施例中，该用于隔离的掺杂区可以在开设正面隔离沟槽之前或者正面沟槽隔离形成之后再通过离子注入及热退火形成。
87.接着，参照图7，执行步骤s3，将衬底100的正面100a一侧与一载板200接合。衬底100与载板200可通过金属键合、熔融键合或粘接等接合工艺接合在一起。载板200可以保护正面100a形成的器件，便于执行衬底100背面100b一侧的工艺。载板200的材料例如类似于衬底100，可包括硅材料，或者，载板200也可采用玻璃材质或其它适合材料。衬底100与载板200之间可形成有具有电隔离作用的缓冲层201。在接合后，可利用公开的减薄工艺从背面100b一侧减薄衬底100，减薄程度可以根据设计要求设置。为了体现关联，此处仍以100b表示减薄后的衬底100背面。
88.为了在像素区域10和/或像素区域10与外围电路区域20之间制作掺杂区隔离结构，参照图7，步骤s3还可包括制造背面沟槽隔离的步骤。背面沟槽隔离的制作在将衬底100翻转使背面100b一侧朝上后进行。所述背面沟槽隔离例如为深沟槽隔离(dti)，可采用如下过程制作背面沟槽隔离：首先，在衬底100的背面100b制作背面隔离沟槽，所述背面隔离沟槽的底面露出上述用于隔离的掺杂区；然后，在衬底100的背面100b依次形成高k介质层141
和非高k隔离介质142，所述高k介质层141随形覆盖衬底100的背面100b和所述背面隔离沟槽的内表面，所述非高k隔离介质142(如氧化硅)覆盖所述背面隔离沟槽内的高k介质层141并填充所述背面隔离沟槽。所述高k介质层的材料可包括al2o3、ta2o5、zro2、lao、bazro、alo、hfzro、hfzron、hflao、hfsion、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、si3n4、tio2、氮氧化物或者其它适合的材料中的至少一种，高k介质层141的厚度范围例如为至所述高k介质层可采用cvd、ald或者pvd等适合的工艺形成。在像素区域10，通过在背面隔离沟槽中设置高k介质层141，可以起到吸收移动到高k介质层附近的电荷(如光生电荷)的作用，有助于降低相邻感光像素之间的串扰。
89.本实施例中，将在像素区域10和外围电路区域20之间形成且与上述第三沟槽隔离130垂直对准的背面沟槽隔离称为第四沟槽隔离140，其包括部分高k介质层141和部分非高k隔离介质142。用于隔离的n型掺杂区位于第三沟槽隔离130和第四沟槽隔离140的相对区域内，对于两侧的p型掺杂区可以起到一定的隔离作用。
90.然后执行步骤s4，在衬底100的背面100b制作背面通道结构。具体的，所述背面通道结构的制作包括如下过程：
91.首先，如图8所示，利用刻蚀工艺(可以是同一次刻蚀)形成包围所述像素区域10的环通道151和位于所述焊盘区域30的上通孔152，所述环通道151从衬底100背面100b向下延伸以露出上述第一沟槽隔离110，所述上通孔152从衬底100背面100b向下延伸以露出上述第二沟槽隔离120；
92.接着，如图9所示，在衬底100背面100b沉积一钝化层153，所述钝化层153覆盖衬底100背面100b、所述环通道151的内表面并随形覆盖所述上通孔152的内表面，所述钝化层153例如为氧化硅，钝化层153的厚度根据需要设置，如图9中，钝化层153仅覆盖所述环通道151的内表面而未填满环通道151，但不限于此，另一实施例中，如图9a所示，由于环通道151的通道宽度较窄和/或钝化层153较厚，钝化层153可以填满所述环通道151；
93.然后，在图9所示的结构基础上，如图10所示，在所述上通孔152的底面形成下通孔154，所述下通孔154从所述上通孔152底面向下延伸以露出上述在正面100a形成的互连结构(此处例如露出互连结构中的金属层m1)，在形成下通孔154时，下通孔图形以外的区域需遮盖掩模(图未示)进行保护，以避免被刻蚀，所述上通孔152和所述下通孔154构成焊盘通道15，焊盘通道15和环通道151构成背面通道结构；
94.接着，如图11所示，在所述焊盘通道15内形成焊盘160，具体可先在衬底100背面100b沉积导电材料(如铝)，使沉积在焊盘通道15内的所述导电材料填充下通孔154，并在上通孔152内达到满足设计要求的厚度，再利用光刻及刻蚀工艺，去除其它区域的导电材料，仅保留位于焊盘通道15内设定范围的导电材料，这部分导电材料即作为焊盘160，焊盘160穿过下通孔154与上述互连结构电性连接。采用图6a所示的复用第一沟槽隔离110的结构在形成焊盘160后的结构如图11a所示。
95.经过上述步骤所制作的图像传感器可以通过焊盘160与外部器件电连接，焊盘通道15及焊盘160的位置和数量可以根据需要设置，可以为一个或多个。该图像传感器中，在像素区域10，可采用掺杂区隔离结构隔离相邻像素，而在像素区域10和外围电路区域20之间，采用可与焊盘通道同时制作的环通道151以及钝化层153进行隔离，所述钝化层153可采用氧化硅、氮化硅等非高k材料，隔离效果好且可以节约工艺。
96.本发明实施例提供的图像传感器的制造方法中，在制作焊盘通道15的过程中，同时形成了包围像素区域10的环通道151，在环通道151和上通孔152内形成有钝化层153，在形成下通孔154和焊盘160时采用的刻蚀过程中，该钝化层153对于非刻蚀区域可起到保护和阻挡作用，并且，钝化层153与环通道151露出的第一沟槽隔离110上下连接，在像素区域10与外围电路区域20之间构成物理全隔离，可以有效阻挡外围电路区域20产生的暗电流进入像素区域10。该制造方法利用焊盘通道15的制造流程同时在外围电路区域20与像素区域10之间形成了有效隔离，成本低，且不会显著增大制造复杂性。
97.需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。
98.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。