一种电流防护型半导体器件的制作方法

1.本公开涉及半导体器件，尤其涉及关于高压和/或大功率的一种电流防护型半导体器件。


背景技术：

2.半导体防护器件广泛应用于消费电子、白色家电、工业控制、电力电子以及国防电子等领域。作为瞬间释放多余电压或电流的电子元器件，在正常状态下，防护器件仅仅是作为主电路的辅助元件而不参与或影响主电路的正常电路功能；只有当防护器件两端的电压或流过防护器件的电流超出一定的阈值时，防护器件进入防护工作状态以达到保护主电路的目的。
3.目前，防护器件的防护模式多为电压型防护，即当被保护的线路两端电压过载时，防护器件的等效阻抗发生改变，从而抑制电压过冲而达到保护电路的效果（如图1中vmax所示）；然而，当线路中产生电流过载时，电压型防护器件的防护效果有限，需采用电流型防护器件或电流、电压型组合防护的系统。
4.目前电流型防护器件多为温度相关的热敏型元件，当流经热敏元件的电流超出额定值后，该元件温度升高，其等效阻抗随之变大，从而削弱过载电流达到防护目的。显然，热敏型电流防护器件需等待温度变化来产生防护效果，响应速度过慢，不适合对响应时间要求高的应用领域，如对高速数字通信接口的雷电浪涌等防护。因此，亟需一种响应速度快（微秒级甚至纳秒级）的电流型防护半导体器件。


技术实现要素：

5.本发明公开了一种电流防护型半导体器件，即超快速电流瞬态抑制半导体二端器件（transient blocking component，以下简称tbc），其技术目的是：电路正常工作的初始状态下，电流瞬态抑制器tbc呈现低阻态；当线路中电流超过tbc的最大峰值电流时，tbc的等效阻抗将在微秒甚至纳秒级的时间内从低阻转变成高阻，从而阻断线路中的浪涌电流（tbc的电流-电压输出特性曲线如图1中imax所示）；而当浪涌电流消失或电流瞬态抑制器两端电压较小时，tbc的等效阻抗又将从高阻恢复成初始的低阻。
6.本公开的上述技术目的是通过以下技术方案得以实现的：一种电流防护型半导体器件，包括至少一个元胞结构，所述元胞结构包括衬底区，所述衬底区上方设有第一导电类型的耐压层；所述耐压层的上表面设有第一导电类型的换流区和至少一个第二导电类型的源体区；所述耐压层内设有至少一个第二导电类型的埋层，所述埋层被所述耐压层包围；所述衬底区底部连接有第一电极；所述耐压层上表面设有第二电极和浮空欧姆接触电极，所述第二电极与所述源体区连接，所述浮空欧姆接触电极与所述换流区和所述源体区均连接；所述衬底区的导电类型为第一导电类型或第二导电类型，所述衬底区为第一导电
类型时，所述衬底区的掺杂浓度不小于所述耐压层。
7.进一步地，所述衬底区为第二导电类型时，所述衬底区和所述耐压层之间设有第一导电类型的截止层。
8.进一步地，所述衬底区内设有第一导电类型的阳极短路区，所述阳极短路区的一侧与所述截止层连接、另一侧与所述第一电极连接。
9.进一步地，所述耐压层内设有第一导电类型和第二导电类型交替排列的超级结结构。
10.进一步地，所述源体区内顶部设有第一导电类型的电荷补偿区。
11.进一步地，在所述源体区外部的上表面设有平面型金属-介质-半导体结构，所述平面型金属-介质-半导体结构的金属层为第三电极。
12.进一步地，在所述源体区内部的上表面设有沟槽型金属-介质-半导体结构，所述沟槽型金属-介质-半导体结构的金属层为第三电极。
13.本公开的有益效果在于：本公开所述的电流防护型半导体器件包括衬底区，所述衬底区上方设有第一导电类型的耐压层；所述耐压层的上表面设有第一导电类型的换流区和至少一个第二导电类型的源体区；所述耐压层内设有至少一个第二导电类型的埋层，所述埋层被所述耐压层包围。衬底区底部连接有第一电极；所述耐压层上表面设有第二电极和foc电极，所述第二电极与所述源体区连接，所述foc电极与所述换流区和所述源体区均连接。
14.该半导体器件内阻可在线路过载电流出现时从低阻瞬时变换成高阻，从而达到快速阻断浪涌电流保护线路中其它元件的目的，响应时间为微秒甚至纳秒级。
附图说明
15.图1为电压防护型半导体器件（vmax）及本发明所述的电流防护型半导体器件（imax）的电流-电压输出特性曲线示意图；图2为本发明所述的电流瞬态抑制器芯片元胞结构示意图；图3为本发明所述的实施例一的结构示意图；图4为本发明所述的实施例二的结构示意图；图5为本发明所述的实施例三的结构示意图；图6为本发明所述的实施例四的结构示意图；图7为本发明所述的实施例五的结构示意图；图8为本发明所述的实施例六的结构示意图；图9为本发明所述的实施例七的结构示意图；图10为本发明所述的实施例八的结构示意图。
具体实施方式
16.下面将结合附图对本公开技术方案进行详细说明。在本技术的描述中，需要理解地是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，仅用来区分不同的组成部分。在本技术的描述中，第一导电类型包括n型和p型，第二导电类型同样包括n型和p型，当第一导电类型为n型时，
第二导电类型则为p型；当第一导电类型为p型时，第二导电类型则为n型。
17.另外，术语“上”、“下”、“前”、“后”、“左”、“右”、“顶部”、“底部”、“侧壁”、“竖直”、“水平”、“上表面”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
18.附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本技术不限于此。
19.在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
20.另外，在说明中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其他组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
21.为更进一步阐述本技术为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本技术提出的高压和/或大功率的主动防护型半导体器件，其具体实施方式、结构、特征及其功效以下将详细说明。
22.图1为基于电压防护型半导体器件（vmax）及电流防护型半导体器件（imax）典型的电压-电流特征曲线。当电压防护型半导体器件两端偏置电压较小时，器件呈现高阻特征，而当器件两端电压达到临界触发最大电压vmax时，器件瞬间转变为低阻特征，从而迫使电压抑制。而对于电流防护型半导体器件，当流经该器件的电流较小时，器件呈现低阻特性，当流经器件的电流达到临界触发最大电流imax时，器件瞬间转变成呈现高阻特性，从而迫使电流被阻断，达到保护线路免受浪涌电流冲击。
23.为了获得如图1实现所示的电流防护型半导体器件的电压-电流输出特征曲线，本发明提出了一种超快速电流瞬态抑制半导体器件，该器件由多数个元胞单位组成，如图2所示为本发明提出的超快速电流瞬态抑制半导体二端器件（tbc）的一个元胞结构的剖面示意图。作为具体实施例地，元胞结构包括：n+型半导体衬底001，n+型半导体衬底001的上方设置有n型的耐压层002，其作为器件主要承受耐压的层，即耐压层。在n型的耐压层002的上表面设置有至少一个n型的换流区007和至少一个p型的源体区004。在n型的耐压层002内还设置有至少一个p型的埋层003，该p型埋层003被n型的耐压层002所包围。第一电极t与第二电极s包括金属材料或由金属材料制成。第一电极t与n+型半导体衬底001直接接触，第二电极s与p型的源体区004直接接触。此外，还有至少一个浮空欧姆接触电极（floating ohmic contact，以下简称foc电极），foc电极与至少部分的n型的换流区007和至少部分的p型源体区004相接触，foc电极与n型换流区007和p型源体区004各自形成欧姆接触。所述p型埋层003的电位与所述第二电极s的电位相等。
24.下面以图2所示的实施例描述本发明提供的超快速电流瞬态抑制半导体器件的主要电学特性：（1）当第一电极t与第二电极s之间的偏置电压vst从0开始增加且vst的值较小时，图2所示的实施例中第一电极t与第二电极s之间呈现低阻特性。这是由于在vst的值较小
时，大部分n型耐压层002并未耗尽，此时n+衬底区001与中性的n型耐压层002以及n型的换流区007三者等电位，即foc电极与第一电极t等电位，因此foc电极与s电极之间的电压与vst的值相等，在p型源体区004内将有从foc区指向电极s的电场。显然，此时将在p型源体区004内将有多数载流子（空穴）从foc电极出发经过p型源体区004到达电极s。与此同时，为了保证电流的连续性，在n型耐压层002内将有多数载流子（电子）从foc电极出发流经n型的换流区007、n型耐压层002以及n+衬底区001到达第一电极t，从而在电极t与电极s之间形成持续的电流。器件的等效电阻即串联的p型源体区004、n型的换流区007、n型耐压层002以及n+衬底区001电阻，显然，当vst较小时，器件的等效电阻呈现低阻特性。
25.（2）当第一电极t与第二电极s之间的偏置电压vst增加到某值时，第一电极t与第二电极s之间会突变成高阻特性。这是因为：随着vst增加，n型耐压层002在靠近p型埋层003和靠近p型源体区004的附近区域会逐步耗尽，同时p型埋层003与p型源体区004内也将出现相应的耗尽区，且耗尽区宽度随着vst的增加而增加，当耗尽区拓展到使得p型埋层003和靠近p型源体区004之间的n型耐压层002全耗尽时，n型的换流区007、n型耐压层002以及n+衬底区001之间将不再呈现线性电阻特性，n型耐压层002内电子电流的通路将呈现高微分电阻特性。随着vst的进一步增加， p型埋层003与p型源体区004内的耗尽层也将逐渐扩展，当vst增大到使得p型源体区004大部分耗尽时，p型源体区004内的空穴电流的通路也将呈现高微分电阻特性，此时从电极t流向电极s的电流达到峰值（如图1所示的imax）。随着vst进一步增加，耗尽的n型002区内的电离施主的正电荷发出的电力线大部分被耗尽的p型源体区004区内的电离受主的负电荷吸收，从而改变p型源体区004区内的电场分布，当p型源体区004区内的电场方向由原先的从foc指向电极s转变成由电极s指向foc时，电极t与电极s之间将不再存在电流的通路，即电极t与电极s之间将呈现阻断（高阻）特性，如图1所示当电压较大时电流大幅度下降。
26.（3）第一电极t与第二电极s之间的等效电阻阻值从低阻转变成高阻的切换速度可以达到微秒甚至纳秒级。这是因为半导体内部耗尽层的建立与对应各个半导体区内部电场分布的改变是纳秒级的。
27.图2所示实施例是以多数载流子作为导电载体，显然，也可以采用多数载流子与少数载流子同时导电（双极型）。图3示出了基于图2实施例改进成双极型导电的具体实施方案，与图2实施例的区别在于，图3实施例的衬底区采用p型的衬底区020。与图2实施例原理类似，当vst的值较小时，大部分n型耐压层002并未耗尽，此时将在p型源体区004内将有多数载流子（空穴）从foc电极出发经过p型源体区004到达电极s。与此同时，为了保证电流的连续性，在n型耐压层002内将有多数载流子（电子）从foc电极出发流经n型的换流区007、n型耐压层002 到达p型的衬底区020并最终到达第一电极t。随着电子注入p型的衬底区020，又进一步导致少数载流子（空穴）从p型的衬底区020注入n型耐压层002并最终到达p型源体区004，从而在电极t与电极s之间形成持续的电流。由于采用两种载流子同时导电，图3实施例将拥有比图2实施例更小的等效电阻。随着vst的进一步增加，n型耐压层002、p型埋层003和p型源体区004的部分区域会逐步耗尽，最终导致电极t与电极s之间将呈现阻断（高阻）特性，电阻阻值转变的原理与图2实施例类似，此处不再赘述。
28.图4是在图3基础上增加n型电场截止层005的实施例的结构示意图。在相同的耐压下，图4的n型电场截止层005的引入可以让n型耐压层002厚度更小，从而降低器件的导通电
阻。
29.图5是在图4基础上在p型衬底区内增加n型阳极短路区008的实施例的结构示意图。n型阳极短路区008的一侧与n型电场截止层005相接触，另一侧与电极t直接接触。由于n型区008的存在，使得由p型源体区004、n型耐压层002、n型电场截止区005与n型阳极短路区008之间形成pn二极管结构，从而让图5具有电流从电极s到电极t方向的导通能力。
30.除非特别说明，下面提供的实施例均以图2实施例的衬底结构为例进行描述，而不能以任何方式解释为对本发明保护范围的限制，下面提供的实施例同样适用于图3～图5所示的衬底结构。
31.图6是在图2实施例的基础上采用两个p型埋层003的实施例的结构示意图。在图2实施例原理描述中可知，p型埋层003与p型源体区004之间的n型耐压层002的耗尽区宽度决定了本发明tbc器件的输出电特性。图6采用两个p型埋层003将进一步优化耗尽层的扩展范围，因此更易于获得图2实施例的电特性。显然，p型埋层003可以有多数个，此处不再赘述。
32.图7是在图2实施例的基础上n型耐压层002内采用超级结（super-junction）结构的示意图。图7的主要特征在于n型耐压层002内采用了npnpnp交替排列的超级结结构，众所周知，采用超级结（super-junction）结构可以在相同耐压下获得更低的导通电阻。
33.图8是在图2实施例的基础上在p型源体区004内设置n型的辅助电荷补偿区010的结构示意图。从图2实施例的原理描述可知，当vst值较大时，耗尽的n型002区内的电离施主的正电荷发出的电力线大部分被耗尽的p型源体区004区内的电离受主的负电荷吸收，从而改变p型源体区004区内的电场分布，当p型源体区004区内的电场方向由原先的从foc指向电极s转变成由电极s指向foc时，电极t与电极s之间将不再存在电流的通路，即电极t与电极s之间将呈现阻断（高阻）特性。图8实施例在p型源体区004内设置n型的辅助电荷补偿区010，可以让p型源体区004的有效电荷剂量降低，从而加速p型源体区004的耗尽区扩展速度，进而易于获得如图1所示的电特性。
34.图9是在图2实施例的基础上采用平面“金属-介质-半导体”（mis）结构的示意图，在部分的p型源体区004之上覆盖有介质层101，在介质层101之上覆盖有电极m。通过给电极m施加一定的电压，易于改变p型源体区004的耗尽区宽度，从而调节p型源体区004的有效电荷剂量。
35.图10是在图2实施例的基础上采用沟槽“金属-介质-半导体”（mis）结构的示意图，在部分的p型源体区004内部的上表面设有介质层101，介质层101与源体区004之间设有内部电极m。通过给电极m施加一定的电压，易于改变p型源体区004的耗尽区宽度，从而调节p型源体区004的有效电荷剂量。显然，沟槽单元可以有一个或多个。
36.以上为本公开示范性实施例，本公开的保护范围由权利要求书及其等效物限定。