三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

2.三维存储器(3d nand)是一种具有三维堆叠结构的闪存器件，广泛应用于集成电路。随着3d nand的尺寸越来越小，存储器制备工艺也面临巨大挑战，其中，存储区台阶结构工艺的挑战尤为突出。相关技术中通常在存储阵列两侧形成台阶区，台阶区中的每一层台阶均由一层字线(栅极层)以及一层电介质层交叠组成，字线需要经字线触点引出，以此在每一层台阶面上单独连通一条垂直的字线触点与字线连通，以实现每一字线对应存储单元的寻址操作。
3.在台阶结构形成过程中，为了实现相邻存储阵列的彼此绝缘，通常在相邻的台阶结构之间保留隔离空间。同时，位于相邻的两个台阶结构上的字线触点通过第一接触相互绕线连接，这样会带来一些问题，例如，绕线的增加，以及为解决绕线增加而造成的掩膜的增加，另外，生产成本和工艺难度也会增大。


技术实现要素：

4.本技术提出的实施方式可解决或部分解决上述背景技术部分提出的不足或现有技术中的其它不足。
5.本技术实施例一方面提供了一种制备三维存储器的方法。所述方法包括：在衬底上形成具有栅极层的台阶结构，并在所述台阶结构上形成台阶介质层，其中，所述台阶结构包括相互隔离的至少两个子台阶结构；形成分别贯穿所述台阶介质层并延伸至每个所述子台阶结构中的字线接触，其中，所述字线接触与所述栅极层连接；去除所述台阶介质层的一部分形成导电部，其中，所述导电部将每个所述子台阶结构中的字线接触连接；以及在所述台阶介质层的远离所述衬底的一侧形成第一接触，其中，所述第一接触与至多部分所述子台阶结构中的字线接触连接。
6.在一个实施方式中，所述台阶结构包括相互隔离的第一子台阶结构和第子二台阶结构；所述字线接触包括贯穿所述台阶介质层并延伸至所述第一子台阶结构的第一字线接触，贯穿所述台阶介质层并延伸至所述第二子台阶结构的第二字线接触；以及所述导电部连接所述第一字线接触和所述第二字线接触。
7.在一个实施方式中，所述第一接触与所述第一字线接触连接；或者所述第一接触与所述第二字线接触连接。
8.在一个实施方式中，所述导电部形成于所述台阶介质层内，并与所述台阶介质层的远离所述衬底一侧的表面相接，以及多个所述导电部之间无接触。
9.在一个实施方式中，所述第一字线接触、所述第二字线接触以及所述导电部的数量相同。
10.在一个实施方式中，所述第一子台阶结构中的每个台阶均与至少一所述第一字线接触连接，以及所述第二子台阶结构中的每个台阶均与至少一所述第二字线接触连接，其中，所述第一子台阶结构中的每个台阶和所述第二子台阶结构中的每个台阶均包括所述栅极层。
11.在一个实施方式中，形成所述第一字线接触和所述第二字线接触的步骤包括：形成贯穿所述台阶介质层，并延伸至所述第一子台阶结构的第一贯穿孔，在所述第一贯穿孔内填充第一导电材料形成所述第一字线接触；以及形成贯穿所述台阶介质层，并延伸至所述第二子台阶结构的第二贯穿孔，在所述第二贯穿孔内填充所述第一导电材料形成所述第二字线接触。
12.在一个实施方式中，形成所述导电部的步骤包括：去除所述台阶介质层的远离所述衬底一侧的部分，形成连接所述第一字线接触和所述第二字线接触的导电孔；以及在所述导电孔内填充第二导电材料形成所述导电部。
13.在一个实施方式中，所述导电部将所述第一字线接触与位于同一台阶高度中的所述第二字线接触两两连接。
14.在一个实施方式中，形成所述第一接触的步骤包括：设置与所述第一字线接触两两相连且数量相同的所述第一接触。
15.在一个实施方式中，形成所述台阶结构的步骤包括：在所述衬底上形成具有电介质层和牺牲层的叠层结构；去除所述叠层结构的部分形成初始台阶结构；以及去除所述牺牲层，并在去除所述牺牲层后形成的空间内填充所述栅极层形成所述台阶结构，其中，所述栅极层位于所述第一子台阶结构内的部分与所述第一字线接触连接，所述栅极层位于所述第二子台阶结构内的部分与所述第二字线接触连接。
16.在一个实施方式中，在形成所述初始台阶结构之前，所述方法包括：形成贯穿所述叠层结构的沟道孔；在所述沟道孔内依次形成阻挡层、电荷捕获层、隧穿层和沟道层以形成沟道结构；以及在形成所述台阶结构之后，所述沟道结构不贯穿所述台阶结构。
17.本技术实施例另一方面提供了一种三维存储器，其特征在于，包括：台阶结构，具有栅极层，并包括相互隔离的至少两个子台阶结构；台阶介质层，位于所述台阶结构上；多个字线接触，分别贯穿所述台阶介质层并延伸至每个所述子台阶结构中；导电部，位于所述台阶介质层内，用于将每个所述子台阶结构中的字线接触连接；以及第一接触，位于所述台阶介质层的远离所述台阶结构的一侧，并与至多部分所述子台阶结构中的字线接触连接。
18.在一个实施方式中，，所述台阶结构包括相互隔离的第一子台阶结构和第二子台阶结构；所述字线接触包括贯穿所述台阶介质层并延伸至所述第一子台阶结构的第一字线接触，贯穿所述台阶介质层并延伸至所述第二子台阶结构的第二字线接触；以及所述导电部连接所述第一字线接触和所述第二字线接触。
19.在一个实施方式中，所述第一接触与所述第一字线接触连接；或者，所述第一接触与所述第二字线接触连接。
20.在一个实施方式中，所述导电部位于所述台阶介质层内，并与所述台阶介质层的远离所述衬底一侧的表面相接，以及多个所述导电部之间无接触。
21.在一个实施方式中，所述第一字线接触、所述第二字线接触以及所述导电部的数量相同。
22.在一个实施方式中，所述第一子台阶结构中的每个台阶均与至少一所述第一字线接触相连接，以及所述第二子台阶结构中的每个台阶均与至少一所述第二字线接触相连接，其中，所述第一子台阶结构中的每个台阶和所述第二子台阶结构中的每个台阶均包括栅极层。
23.在一个实施方式中，所述导电部将所述第一字线接触与位于同一台阶高度中的所述第二字线接触两两连接。
24.在一个实施方式中，所述存储器是3d nand存储器。
25.本技术实施例再一方面提供了一种三维存储器系统，包括：上述实施方式中任一所述存储器；以及控制器，与所述存储器电连接并控制所述存储器执行读取操作、编程操作以及擦除操作中的至少一种。
26.根据本技术实施例提供的三维存储器以及三维存储器的制备方法可至少具有以下其中之一的优点：
27.1)本技术实施例提供的三维存储器的制备方法可通过减少导电接触点之间的金属绕线而无需额外增加掩膜，降低了器件的生产成本；
28.2)本技术实施例提供的三维存储器的台阶结构之间可不需要为减小延迟电阻而设置的桥结构，可选择低应力层进行填充；以及
29.3)本技术实施例提供的三维存储器的制备方法可选择价格更低的氧化物对高密度等离子体填充层进行部分替换。
附图说明
30.结合附图，通过以下非限制性实施方式的详细描述，本技术实施例的其它特征、目的和优点将变得更加明显。在附图中：
31.图1示意性示出了根据本技术示例性实施方式的三维存储器的制备方法的流程图；
32.图2是根据本技术示例性实施方式的三维存储器形成台阶结构的示意图；
33.图3是根据本技术示例性实施方式的三维存储器形成字线接触的示意图；
34.图4a是根据本技术示例性实施方式的三维存储器形成导电孔的示意图；
35.图4b是图4a中的导电孔的俯视图；
36.图5a是根据本技术示例性实施方式的三维存储器形成导电部的示意图；
37.图5b是图5a中的导电孔的俯视图；
38.图6a是根据本技术示例性实施方式的三维存储器形成第一接触的示意图；
39.图6b是图6a中的第一接触的俯视图；
40.图7是一些实施例中的三维存储器的制备方法的工艺示意图；以及
41.图8是根据本技术示例性实施方式的三维存储器系统的示意图。
具体实施方式
42.为了更好地理解本技术，将参考附图对本技术实施例的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联
的所列项目中的一个或多个的任何和全部组合。
43.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术实施例中讨论的第一存储区也可被称作第二存储区，台阶介质层也可称为第二介质层，反之亦然。
44.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本技术实施例中附图绘制的台阶介质层的厚度并非按照实际生产中的比例。如在本文中使用的“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
45.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术实施例的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
46.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
47.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术实施例。
48.以下对本技术实施例的特征、原理和其它方面进行详细描述。
49.图1示意性示出了根据本技术示例性实施方式的三维存储器的制备方法1000的流程图。如图1所示，根据本技术的一些实施方式的三维存储器的制备方法1000包括：
50.步骤s1100，在衬底上形成具有栅极层的台阶结构，并在台阶结构上形成台阶介质层，其中，台阶结构包括相互隔离的至少两个子台阶结构；
51.步骤s1200，形成分别贯穿台阶介质层并延伸至每个子台阶结构中的字线接触，其中，字线接触与栅极层连接；
52.步骤s1300，去除台阶介质层的一部分形成导电部，其中，导电部将每个子台阶结构中的字线接触连接；以及
53.步骤s1400，在台阶介质层的远离衬底的一侧形成第一接触，其中，第一接触与至多部分子台阶结构中的字线接触连接。
54.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所示步骤中的一些步骤可以是同时执行的或者可以是按照不同于图1所示的顺序执行的。
55.图2至图6b是根据本技术实施方式的三维存储器的制备方法1000的工艺示意图。图8是根据本技术实施方式的三维存储器系统的示意图。下面结合本技术实施例附图进一步地描述上述步骤s1100至s1400。
56.s1100，在衬底上形成具有栅极层的台阶结构，并在台阶结构上形成台阶介质层，其中，台阶结构包括相互隔离的至少两个子台阶结构。
57.如图2所示，可在衬底180上形成台阶结构120，台阶结构120包括相互隔离的第一子台阶结构121和第二子台阶结构122。需要说明的是，台阶结构120可包括相互隔离的至少两个子台阶结构。图2所示的台阶结构120具有两个子台阶结构，其仅为示例性说明，本技术不局限于此。
58.在示例性实施方式中，可先在衬底180上交替层叠地沉积多层电介质层150和牺牲层以形成叠层结构(该叠层结构在后续工艺中会被替换为堆叠结构100)，然后通过蚀刻的方式延垂直于层叠的方向去除叠层结构的一部分形成初始台阶结构(未示出)。此工艺过程中，初始台阶结构被分割成互不接触的两个隔离部分。接着在初始台阶结构上沉积绝缘材料形成第一电介质层210。之后可去除牺牲层并在去除牺牲层后形成的空间中填充栅极层160，栅极层160和电介质层150共同构成堆叠结构100。示例性地，形成栅极层160的步骤包括首先在叠层结构中形成贯穿叠层结构及部分衬底180的沟道孔(未示出)。经由沟道孔进行例如湿法刻蚀工艺，去除叠层结构中的牺牲层，并在去除该牺牲层后留下的空隙中填充例如金属钨等导电材料形成栅极层160。在牺牲层被栅极层160替换后，叠层结构形成堆叠结构100。示例性地，电介质层150的材料例如包括氧化硅，牺牲层的材料例如包括氮化硅，栅极层160的材料例如包括金属钨。
59.第一子台阶结构121可位于堆叠结构100的第一存储区110内，以及第二子台阶结构122可位于叠层结构100的第二存储区130内。第一子台阶结构121和第二子台阶结构122之间存在空隙，该空隙将第一子台阶结构121和第二子台阶结构122隔离为相互独立的部分。可以理解的，第一子台阶结构121以及第二子台阶结构122中的每级台阶均由长度相同的电介质层150和栅极层160堆叠构成。
60.台阶介质层210填充并覆盖第一存储区110中的第一子台阶结构121、第二存储区130中的第二子台阶结构122以及第一存储区110和第二存储区130之间的间隙。在沟道结构170的远离衬底180的一侧沉积第二介质层220，需要说明的，第二介质层220可以与台阶介质层210一步沉积完成。示例性地，台阶介质层210和第二介质层220可以是二氧化硅，氮化硅等绝缘材料。
61.在示例性实施方式中，第一存储区110以及第二存储区130的内部均设置有沟道结构170。需要说明的，沟道结构170的制备工序是在台阶结构120形成之前进行的，以在牺牲层去除过程中为叠层结构提供力学支撑。沟道结构170的制备方法包括在叠层结构上形成延伸至衬底180的沟道孔，在沟道孔的靠近衬底的一侧沉积选择性外延层171，在选择性外延层171的侧壁以及底面上依次沉积阻挡层172、电荷捕获层173和遂穿层174。在示例性实施方式中，阻挡层172、电荷捕获层173和遂穿层174可以为氧化硅-氮化硅-氧化硅结构(ono)。之后，在遂穿层174的远离沟道孔侧壁的一侧沉积沟道层175，以及在沟道层175的远离沟道孔侧壁的一侧填充沟道电介质层176，其中，沟道层175与选择性外延层的上表面接触。示例性地，形成阻挡层172、电荷捕获层173、遂穿层174以及沟道层175的工艺可选例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合中的至少一种。沟道层175的材质可选多晶硅以及掺杂多晶硅中的至少一种。
62.s1200，形成分别贯穿台阶介质层并延伸至每个子台阶结构中的字线接触，其中，
字线接触与栅极层连接。
63.如图3所示，贯穿台阶介质层210形成第一贯穿孔211以及第二贯穿孔212。
64.在示例性实施方式中，刻蚀台阶介质层210形成第一贯穿孔211和第二贯穿孔212，其中第一贯穿孔211和第二贯穿孔212分别位于第一子台阶结构121和第二子台阶结构122的每一级台阶上，且延伸至台阶内部与栅极层160相连接。需要说明的，栅极层160是替换叠层结构中的牺牲层形成的。可采用一种或多种薄膜沉积工艺(例如cvd、pvd、ald或其任何组合)在第一贯穿孔211和第二贯穿孔212中填充第一导电材料分别形成第一字线接触213和第二字线接触214(参考图5)，示例性地，第一导电材料包括金属钨、铝、铜、钨合金或其任意组合。
65.步骤s1300，去除台阶介质层的一部分形成导电部，其中，导电部将每个子台阶结构中的字线接触连接。
66.形成导电孔240的工艺如图4a所示，可刻蚀台阶介质层210的远离衬底180的一侧形成导电孔240。在一些示例中，导电孔240与台阶介质层210的远离衬底180一侧的表面相接，并将第一贯穿孔211和第二贯穿孔212连通。进一步地，第一贯穿孔211和第二贯穿孔的数量相同。示例性地，第一贯穿孔211可延伸至第一子台阶结构121的第n1层，第二贯穿孔212可延伸至第二子台阶结构122的第n2层，导电孔240将第一贯穿孔211与第二贯穿孔212连通。在一些示例性中，n1和n2可以相同。在另一些示例中，n1和n2的取值不同。
67.图4b为图4a中的导电孔240的俯视图，图4b示出了导电孔240在台阶介质层210的远离衬底180一侧的平面上的投影形状。结合图4a和图4b可更直观理解导电孔240的连接方式。
68.在示例性实施例中，如图5a所示，形成第一字线接触213和第二字线接触214后，还包括采用化学机械抛光(cmp)将位于第一贯穿孔211和第二贯穿孔212之外的第一导电材料去除。之后在导电孔240的内部填充第二导电材料形成导电部241(图5b)，以将第一字线接触213和第二字线接触214电连接。示例性地，第一字线接触213、第二字线接触214以及导电部241的数量相同，第二导电材料与第一导电材料可以相同，也可以不同。进一步地，相互连接的第一字线接触213和第二字线接触214可位于不同台阶结构的相同级数的台阶上，需要说明的，第一字线接触213和第二字线接触214分别延伸至第一子台阶结构121和第二子台阶结构122的每级台阶中，且与栅极层160相连接。
69.图5b为图5a中的第一字线接触213和第二字线接触214相连的俯视图。结合图5b可以看出，第一字线接触213和第二字线接触214通过导电部241在台阶介质层210中形成了电连接，可同时对第一存储区和第二存储区130进行控制，降低了驱动存储区块时的电阻，可改善驱动时间延迟等问题。
70.步骤s1400，在台阶介质层的远离衬底的一侧形成第一接触，其中，第一接触与至多部分子台阶结构中的字线接触连接。
71.图6a是根据本技术实施方式的第一字线接触213和第一接触250相连接的工艺示意图。在示例性实施方式中，在导电孔240的远离衬底180的一侧沉积第三介质层250，第三介质层250将图6a示出的三维存储器中间体200的上表面全部覆盖，在三介质层250上设置第一接触260，其中，第一接触260与第一字线接触213相连通。具体地，第一接触260的材料可例如为导电金属。图6b是图6a中第一字线接触和第一接触相连接的俯视图，图7是一些实
施例中的三维存储器300的字线接触310的连接方式示意图，对比图6a和图7可以看出，采用本技术实施方式的存储器形成的绕线明显减少，可降低生产成本。
72.在制备三维存储器方法的后序工艺中，还包括例如在三维存储器中形成外围电路等步骤。本技术实施例中的实施方式和工艺流程仅示出了形成具有栅极间隙的三维存储器的中间体。
73.本技术实施例的另一方面还提供了一种三维存储器。该三维存储器结构可采用上述实施方式中的任一制备方法制备。可继续参考图6a所示，三维存储器可包括衬底180和堆叠结构100。堆叠结构100位于衬底180上并包括相互隔离的第一子台阶结构121和第二子台阶结构122。如图所示，三维存储器还可包括台阶介质层210、第一字线接触213、第二字线接触214、导电部241以及第一接触260。台阶介质层210位于第一存储区110和第二存储区130之间。第一字线接触213贯穿台阶介质层210并与第一子台阶结构121中的栅极层160相接触。第二字线接触214贯穿台阶介质层210并与第二子台阶结构122中的栅极层160相接触。导电部241位于台阶介质层210并将第一字线接触213与第二字线接触214连接。第一接触260位于台阶介质层210的远离衬底180的一侧，将第一字线接触213与第一接触260连接。
74.在一个实施方式中，堆叠结构100包括位于衬底180的一侧的多个电介质层，以及位于每两个电介质层之间的栅极层160。堆叠结构100通过台阶介质层210被分割为第一存储区110和第二存储区130。
75.在一个实施方式中，位于第一子台阶结构121位于第一存储区110内，第二子台阶结构122位于第二存储区130内。栅极层160位于第一子台阶结构121的部分与第一字线接触213连接，以及栅极层160位于第二子台阶结构122的部分和第二字线接触214连接。
76.在一个实施方式中，台阶结构包括分别位于第一存储区110和第二存储区130的第一子台阶结构121和第二子台阶结构122，其中，第一子台阶结构121中的每个台阶均与至少一第一字线接触213相连接，第二子台阶结构122中的每个台阶均与至少一第二字线接触214相连接。
77.在一个实施方式中，各个第一字线接触213与位于同一台阶高度中的第二字线接触214通过导电部241两两电连接。示例性地，第一接触213、第二字线接触214以及导电部241的数量相同。本技术任一实施方式中的三维存储器均可以为3d nand存储器。3d nand存储器包括多个以三维堆叠方式排布的存储单元。
78.由于在上文中描述制备方法时涉及的内容和结构可完全或部分地适用于在这里描述的存储器封装结构，因此与其相关或相似的内容不再赘述。
79.本技术再一方面还提供了一种三维存储器系统400，如图8所示，三维存储器系统400包括本技术实任一施例中的三维存储器401以及控制器402。在一个实施方式中，存储器401与控制器402电连接，并受控于控制器402。控制器402例如可控制存储器401中的存储单元(未示出)施加不同的电压信号，以达到控制存储器401执行例如读操作、编程操作以及擦除操作中的至少一种的效果。三维存储器系统400还可包括连接器403，连接器403可与例如主机等设备连接，以进行数据信息的传输发送。
80.在一个实施方式中，控制器402可被配置为控制存储器401的操作，例如读取、编程和擦除操作等。控制器402还可以被配置为管理与存储在或者将被存储在存储器401中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
81.在一个实施方式中，三维存储器系统400可为固态硬盘(ssd)、存储卡或者其二者的任一组合。控制器402和存储器401可被集成到ssd上形成三维存储器系统。ssd的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。本技术任一实施方式的三维存储器401均可应用于例如存储棒、pc卡、紧凑闪存(cf)卡、智能媒体(sm)卡、多媒体卡、sd卡、通用闪存存储卡(ufs)等存储设备或存储卡中。
82.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术实施例中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术实施例中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。