沟槽型功率器件及其制造方法与流程

1.本发明涉及半导体器件技术领域，更具体地，涉及一种沟槽型功率器件及其制造方法。


背景技术：

2.功率半导体器件亦称为电力电子器件，包括功率二极管、功率晶体管、晶闸管等。功率晶体管例如包括vdmos(垂直双扩散金属氧化物半导体)场效应晶体管、ldmos(横向扩散金属氧化物半导体)场效应晶体管以及igbt(绝缘栅双极型晶体管)。在vdmos场效应晶体管的基础上，进一步提出了沟槽型mosfet，在沟槽中形成栅极导体和栅极电介质，在导通状态下，电流主要沿着沟槽侧壁的方向流动。
3.在电路应用场景下，在功率晶体管的源极和漏极之间并联连接二极管，以提高功率晶体管的反向恢复能力。图1示出用于三相直流无刷电机的驱动电路的示意性电路图。该驱动电路包括功率晶体管s11至s13和s21至s23、二极管d11至d13和d21至d23、以及输入电容。功率晶体管s11至s13和s21至s23连接成全桥逆变电路，二极管d11至d13和d21至d23分别与相应的功率晶体管反相并联连接，例如，二极管d11的阳极和阴极分别连接至功率晶体管s11的源极和漏极。在功率晶体管关断时，二极管提供负载电流至电源的反馈路径，因而可以减小功率晶体管的反向偏置电压，提高反向恢复能力。
4.期望在沟槽型mosfet中集成反向二极管以提高反向恢复能力。


技术实现要素：

5.鉴于上述问题，本技术的目的在于提供沟槽型功率器件及其制造方法，其中，采用双沟槽结构，将沟槽型mosfet和肖特基势垒二极管相结合且将肖特基金属形成在沟槽侧壁上，以提高功率器件的性能，以及以减小功率器件的单元面积。
6.根据本发明的第一方面，提供一种沟槽型功率器件，包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。
7.优选地，还包括：位于所述漂移区中的阱区；以及位于所述阱区中的源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。
8.优选地，所述半导体衬底、所述漂移区、所述源区的掺杂类型为n型，所述阱区的掺杂类型为p型，所述半导体衬底作为功率晶体管的漏区。
9.优选地，所述肖特基金属位于所述第二沟槽的侧壁下部且与所述漂移区接触，所述肖特基金属的顶端位于所述源区和所述漂移区之间。
10.优选地，还包括：第一接触层，位于所述第二沟槽的侧壁上部且与所述源区接触。
11.优选地件，还包括：p型掺杂区，位于所述第二沟槽的底部下方；以及第二接触层，
位于所述第二沟槽的底部表面上。
12.优选地，还包括：导电通道，填充所述第二沟槽，用于提供所述源区和所述肖特基金属的电连接路径。
13.根据本发明的第二方面，提供一种沟槽型功率器件的制造方法，包括：在半导体衬底上形成漂移区；在所述漂移区中形成第一沟槽和第二沟槽；在所述第一沟槽中形成栅叠层；以及在所述第二沟槽侧壁上形成肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。
14.优选地，还包括：在所述漂移区中形成阱区；以及在所述阱区中形成源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。
15.优选地，所述半导体衬底、所述漂移区、所述源区的掺杂类型为n型，所述阱区的掺杂类型为p型，所述半导体衬底作为功率晶体管的漏区。
16.优选地，形成肖特基金属的步骤包括：在所述第二沟槽中形成共形的第一金属层；以及采用各向异性蚀刻去除所述第一金属层位于所述第二沟槽的侧壁上部和底部的部分，其中，所述第一金属层保留在所述第二沟槽的侧壁下部的部分形成肖特基金属。
17.优选地，在形成肖特基金属的步骤中，通过控制所述各向异性蚀刻的蚀刻时间，使得所述肖特基金属的顶端位于所述源区和所述漂移区之间。
18.优选地，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中形成共形的第二金属层；采用硅化工艺，将所述第二金属层的一部分反应生成硅化物；以及采用选择性的蚀刻工艺，相对于所述肖特基金属和所述硅化物去除所述第二金属层的未反应金属，其中，所述硅化物位于所述第二沟槽的侧壁上部的部分形成第一接触层，所述硅化物位于所述第二沟槽的侧壁底部的部分形成第二接触层。
19.优选地，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中填充导电材料以形成导电通道，用于提供所述源区和所述肖特基金属的电连接路径。
20.优选地，还包括：经由所述第二沟槽进行离子注入，在所述第二沟槽的底部下方形成p型掺杂区。
21.根据本发明实施例的沟槽型功率器件及其制造方法，采用双沟槽结构，栅极导体位于第一沟槽中并且至少一部分与体区相邻，对体区中的沟道施加电场。沟槽型mosfet的沟道与第一沟槽的侧壁相邻且垂直延伸，从而形成垂直沟道，因而具有更小的单元面积，更低的比导通电阻rsp，并且可以提升耐压能力。进一步地，在第二沟槽的侧壁上形成肖特基金属，因而可以最小的单元面积代价集成肖特基二极管，以提升功率器件的反向恢复能力。
22.在优选的实施例中，在第二沟槽的底部下方形成重掺杂的p型掺杂区。p型掺杂区有利于缓解第一沟槽下方的电场集中，从而提高栅叠层的电场控制的可靠性。
附图说明
23.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
24.图1示出用于三相直流无刷电机的驱动电路的示意性电路图。
25.图2示出根据现有技术的功率器件的示意性截面图。
26.图3示出根据本发明第一实施例的沟槽型功率器件的示意性截面图。
27.图4a至图4g示出根据本发明第二实施例的沟槽型功率器件制造方法不同阶段的示意性截面图。
具体实施方式
28.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
29.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
30.如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
31.下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
32.图2示出根据现有技术的功率器件的示意性截面图。该功率器件集成有功率晶体管和二极管，其中，二极管为肖特基势垒二极管(schottky barrier diode，缩写为sbd)。
33.功率器件100包括半导体衬底101、位于半导体衬底101上的漂移区102、位于漂移区102中的阱区103、位于阱区103中的源区104。半导体衬底101兼作mosfet的漏区。半导体衬底101、漂移区102和源区104的掺杂类型例如为n型，阱区的掺杂类型例如为p型。半导体衬底101例如重掺杂的n型碳化硅衬底，漂移区102例如是在半导体衬底101的表面上外延生长的轻掺杂的n型外延层。阱区103和源区104例如分别是采用离子注入形成的掺杂区。
34.在阱区103中形成有开口，该开口暴露漂移区102的表面。例如，阱区103分裂成两部分且在两部分之间形成开口，或者，阱区103为整体形状且形成由封闭部分围绕的开口。肖特基势垒二极管的阳极金属112位于开口上方，从而经由开口与漂移区102的表面接触。利用开口提供的接触面积，可以达到肖特基势垒二极管的性能要求。接触层113位于mosfet的源区104的表面上，横向延伸至肖特基势垒二极管的阳极金属112，从而将mosfet的源极与肖特基势垒二极管的阳极连接在一起。
35.栅叠层包括堆叠的栅极电介质105和栅极导体106。栅叠层例如从源区103的边缘横向延伸至体区104的边缘，因而，栅极导体106的至少一部分位于体区103的上方，并且与体区103之间由栅极电介质105彼此隔开，从而可以对体区103中的沟道施加电场。
36.层间介质层114覆盖功率器件的源区和栅叠层，以及形成有暴露肖特基的阳极金属的通道孔。在通道孔中填充导电材料形成导电通道115。进一步地，在层间介质层114上形成与导电通道115电连接的源极电极116，在半导体衬底101与源区相对的表面上形成漏极电极118。
37.上述根据现有技术的功率器件包括在衬底的相对表面上形成的源极电极和漏极电极，然而，在功率器件中仍然采用了平面栅结构。
38.本发明人注意到，与平面栅结构的功率器件相比，沟槽型mosfet采用沟槽栅结构可以具有更小的单元面积，更低的比导通电阻rsp，并且可以提升耐压能力。因此，本发明人
进一步开发了集成有肖特基势垒二极管的沟槽型mosfet。
39.图3示出根据本发明第一实施例的沟槽型功率器件的示意性截面图。该沟槽型功率器件集成有功率晶体管和二极管，其中，二极管为肖特基势垒二极管(schottky barrier diode，缩写为sbd)。
40.功率器件200包括半导体衬底101、位于半导体衬底101上的漂移区102、位于漂移区102中的阱区103、位于阱区103中的源区104。半导体衬底101兼作mosfet的漏区。半导体衬底101、漂移区102和源区104的掺杂类型例如为n型，阱区的掺杂类型例如为p型。半导体衬底101例如重掺杂的n型碳化硅衬底，漂移区102例如是在半导体衬底101的表面上外延生长的轻掺杂的n型外延层。阱区103和源区104例如分别是采用离子注入形成的掺杂区。
41.第一沟槽和第二沟槽分别从源区104的表面延伸至漂移区102中，依次贯穿源区104和阱区103。
42.第一沟槽的侧壁和底部形成有栅极电介质105，第一沟槽的内部填充有栅极导体106。栅极导体106的至少一部分与体区103相邻，并且与体区103之间由栅极电介质105彼此隔开，从而可以对体区103中的沟道施加电场。
43.第二沟槽的侧壁上形成有肖特基金属112和接触层113，第二沟槽的内部填充有导电通道115。接触层113位于侧壁的上部且与源区104的端部接触。肖特基金属112位于侧壁的下部且与漂移区102接触。优选地，肖特基金属112的顶端位于源区104和漂移区102之间，即，位于阱区103中。接触层113沿着第二沟槽的侧壁延伸，从而将mosfet的源极与肖特基势垒二极管的阳极连接在一起。利用第二沟槽的侧壁提供的接触面积，可以达到肖特基势垒二极管的性能要求。
44.进一步地，在半导体衬底101与源区相对的表面上形成漏极电极118。尽管未示出，但沟槽型mosfet 200还可以包括层间介质层和位于层间介质层上的源极电极，源极电极经由层间介质层中的导电通道连接至导电通道115，从而实现与mosfet的源区104与肖特基势垒二极管的阳极金属112之间的电连接。
45.根据本实施例的沟槽型功率器件，不仅包括在衬底的相对表面上形成的源极电极和漏极电极，而且采用双沟槽结构，栅极导体位于第一沟槽中并且至少一部分与体区相邻，对体区中的沟道施加电场。沟槽型mosfet的沟道与第一沟槽的侧壁相邻且垂直延伸，从而形成垂直沟道，因而具有更小的单元面积，更低的比导通电阻rsp，并且可以提升耐压能力。进一步地，在第二沟槽的侧壁上形成肖特基金属，因而可以最小的单元面积代价集成肖特基二极管，以提升功率器件的反向恢复能力。
46.在优选的实施例中，在第二沟槽的底部下方形成重掺杂的p型掺杂区121，以及在第二沟槽的底部形成接触层122。第二沟槽中填充的导电通道115分别经由接触层122连接至掺杂区121、经由接触层113连接至源区103、以及直接连接阳极金属112。掺杂区121有利于缓解第一沟槽下方的电场集中，从而提高栅叠层的电场控制的可靠性。
47.图4a至图4g示出根据本发明第二实施例的沟槽型功率器件制造方法不同阶段的示意性截面图。
48.该制造方法开始于半导体衬底101。在功率晶体管中使用的半导体衬底101例如是硅衬底、碳化硅衬底、氮化镓衬底。在本实施例中，优选使用重掺杂的n型碳化硅衬底，碳化硅的宽禁带特性有利于减小漏电流和功耗，高击穿场强有利于提高耐压能力、提高电流密
度、以及减小器件尺寸。进一步地，重掺杂的n型碳化硅衬底可以兼用于功率器件的漏区。
49.参见图4a，在半导体衬底101上形成漂移区102、以及在漂移区102中形成阱区103和源区104。
50.在该步骤中，采用外延生长工艺在半导体衬底101的表面上外延层，并且在生长期间对外延层原位掺杂，以形成轻掺杂的n型外延层。在本实施例中，采用化学气相沉积在碳化硅衬底上形成碳化硅外延层，从而形成由碳化硅组成且轻掺杂的n型漂移区102。
51.进一步地，采用离子注入工艺在漂移区102中形成阱区103和源区104。阱区103和源区104分别为p型掺杂区和n型掺杂区。用于形成p型掺杂区的掺杂剂例如是al和/或b，用于形成n型掺杂区的掺杂剂例如是n。
52.参见图4b，形成从源区104的表面延伸至漂移区102中的第一沟槽131和第二沟槽132。
53.在该步骤中，在源区104的表面上形成抗蚀剂掩模，采用光刻工艺在抗蚀剂掩模中形成图案。采用各向异性干法蚀刻，经由图案中的开口依次蚀刻源区104、阱区103和漂移区102，从而形成贯穿源区104和阱区103的第一沟槽131和第二沟槽132。通过控制蚀刻时间，可以控制第一沟槽131和第二沟槽132到达漂移区102中的预定深度。
54.在蚀刻工艺后，通过溶剂溶解或灰化去除抗蚀剂掩模。
55.参见图4c，在第一沟槽131的侧壁和底部形成栅极电介质105，以及在第一沟槽的内部填充栅极导体106。
56.在该步骤中，例如采用热氧化将碳化硅转变成氧化硅形成栅极电介质105。然后，沉积导电材料填充第一沟槽131，并且采用化学机械平面化去除第一沟槽131外部的导电材料，从而形成栅极导体106。
57.参见图4d，在第二沟槽132的底部下方形成掺杂区121。
58.在该步骤中，采用上述的光刻工艺形成抗蚀剂掩模，以遮挡源区104和栅叠层且暴露第二沟槽132。采用上述的p型掺杂剂进行离子注入，经由第二沟槽132在漂移区102中注入掺杂剂以形成重掺杂的p型掺杂区132。
59.在离子注入工艺后，通过溶剂溶解或灰化去除抗蚀剂掩模。
60.参见图4e，在第二沟槽132的侧壁下部形成肖特基金属112。
61.在该步骤中，采用化学气相沉积，在第二沟槽132中形成共形的金属层。进一步地，采用各向异性蚀刻工艺去除金属层位于第二沟槽132的侧壁上部的部分，以及位于第二沟槽132的底部表面上的部分，从而仅在第二沟槽132的侧壁下部保留金属层形成肖特基金属112。通过控制蚀刻时间，可以控制肖特基金属112的顶端位置。在本实施例中，肖特基金属112的顶端位于源区104和漂移区102之间。用于肖特基金属112的金属层例如由钛组成。
62.参见图4f，在第二沟槽132的侧壁上部形成接触层113，在第二沟槽132的底部形成接触层122。
63.在该步骤中，采用化学气相沉积或溅射，在第二沟槽132的侧壁和底部形成共形的金属层。在第二沟槽132的侧壁上部，金属层覆盖源区104和阱区103的暴露表面，在第二沟槽132的底部，金属层覆盖漂移区102的暴露表面。进一步地，采用硅化工艺，例如进行热处理，使得金属层与源区104、阱区103和漂移区102中的硅反应形成硅化物。进一步地，采用选择性的湿法蚀刻相对于肖特基金属和硅化物选择性地去除未反应的金属材料，使得保留在
第二沟槽132的侧壁上部的硅化物形成接触层113，保留在第二沟槽132的底部的硅化物形成接触层122。例如，肖特基金属由钛组成，接触层113和122由硅化镍组成，用于形成接触层113和122的金属层由镍组成，因此，在蚀刻工艺中可以利用不同材料的蚀刻速率进行选择性去除。
64.参见图4g，在第二沟槽132的内部填充中填充导电材料形成导电通道115。
65.第二沟槽中填充的导电通道115分别经由接触层122连接至掺杂区121、经由接触层113连接至源区103、以及直接连接阳极金属112。导电通道115例如由铝、铜、或其合金组成。
66.进一步地，在半导体衬底101与源区相对的表面上形成漏极电极118。尽管未示出，但沟槽型mosfet还可以包括层间介质层和位于层间介质层上的源极电极，源极电极经由层间介质层中的导电通道连接至导电通道115，从而实现与mosfet的源区104与肖特基势垒二极管的阳极金属112之间的电连接。
67.依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。