像素电路以及半导体器件的制作方法

1.本公开总体上涉及光传感器，例如图像传感器，并且更具体地涉及光传感器的像素电路。


背景技术：

2.已知光传感器包括由cmos(互补金属氧化物半导体)技术制成的集成电路，置于集成电路上的互连结构以及置于该互连结构上的感光膜。感光膜是布置在集成电路(above集成电路)上方的堆叠的部分，即abic类型的堆叠。该膜被配置为以传感器的工作波长实现入射光子到电子-空穴对的转换。在这种传感器中，传感器的每个像素电路通常包括感光膜的一部分。


技术实现要素：

3.本公开的目的是提供像素电路和半导体器件，以至少部分地解决现有技术中的上述问题。
4.本公开的一方面提供了一种像素电路，包括：包括导电元件的互连结构；绝缘层，在互连结构的表面上并且与表面接触，导电元件与表面共面；开口，穿过绝缘层到达导电元件；侧壁，延伸远离导电元件；电极，在导电元件上并且与导电元件接触、在侧壁上以及在绝缘层的表面上；以及膜，在电极上、在开口中以及在绝缘层的表面上，膜被配置为当在像素电路的工作波长处的射线到达像素电路时，将光子转换成电子-空穴对。
5.根据一个或多个实施例，其中，互连结构包括半导体衬底，电极完全覆盖在开口的底部中的导电元件，以及膜包括胶体量子点。
6.本公开的另一方面提供了一种半导体器件，包括：衬底；互连结构，在衬底上，互连结构包括：第一绝缘层，具有第一表面；导电元件，具有第二表面，第二表面与第一绝缘层的第一表面共面；第二绝缘层，在互连结构上，第二绝缘层具有第三表面；开口，穿过第二绝缘层到达导电元件；第二绝缘层的侧壁与导电元件对齐，并且延伸远离导电元件；第一电极，在第二绝缘层的第三表面上、在侧壁上以及在开口中的导电元件上；以及感光膜，在第一电极上、在开口中以及在第二绝缘层的第三表面上。
7.根据一个或多个实施例，其中，导电元件在第一方向上具有第一尺寸，开口在第一方向上具有第二尺寸，第二尺寸小于第一尺寸，以及第一电极在第一方向上包括第三尺寸，第三尺寸大于第一尺寸。
8.根据一个或多个实施例，其中，第一电极在与第一方向横切的第二方向上包括第四尺寸，开口在第二方向上包括第五尺寸，第五尺寸比第四尺寸大至少十倍，以及膜包括第六尺寸，第六尺寸比第五尺寸大至少两倍。
9.根据一个或多个实施例，半导体器件进一步包括在膜上的第二电极，第一电极包括第一端和第二端，第一端与第二绝缘层的第三表面交叠，并且第二端与第二绝缘层的第三表面交叠，第一端以及第二端比导电层的端部距侧壁更远。
10.根据一个或多个实施例，其中，衬底包括半导体层，并且多个cmos组件被形成在半导体层中并且与半导体层相邻，以及互连结构被电耦合至cmos组件。
11.利用本公开的实施例，膜分层或破裂的风险为零或几乎为零。
附图说明
12.在以下针对特定实施例的描述中，通过示例而非限制的方式，参考附图更详细地描述了上面提到的特征和优势以及其他的特征和优势，其中：
13.图1以局部示意性截面示出光传感器的像素电路的一个示例；
14.图2通过示意性截面图图示用于制造图像传感器的像素电路的方法的实施例的一个步骤；
15.图3通过示意性截面图图示用于制造像素电路的方法的另一步骤；
16.图4通过示意性截面图图示用于制造像素电路的方法的又一步骤；和
17.图5通过示意性截面图图示用于制造像素电路的方法的又一步骤。
具体实施方式
18.在各个附图中，相似的特征已经由相似的附图标记表示。特别地，在各个实施例之间共有的结构和/或功能特征可以具有相同的附图标记并且可以布置相同的结构、尺寸和材料特性。
19.为了清楚起见，仅详细图示和描述对于理解本文描述的实施例有用的操作和元件。特别地，没有详细描述光传感器的常规cmos集成电路，特别是用于读取像素电路的cmos集成电路，所描述的实施例，实现方式的模式和变型与光传感器的常规cmos集成电路兼容。
20.除非另有说明，否则当提及连接在一起的两个元件时，表示没有除了导体之外的任何中间元件的直接连接；而当提及耦合在一起的两个元件时，则表示这两个元件可以被连接或者它们可以经由一个或多个其他元件被耦合。
21.在本公开的其余部分中，光传感器的工作波长或光传感器的像素电路的工作波长是指由传感器或像素电路所接收到的光线或电磁射线的波长，针对该波长，传感器或像素电路实现将接收到的光子转换成电子-空穴对。光传感器或这种传感器的像素电路可以具有多个工作波长，例如处于工作波长的范围内。
22.在以下公开中，除非另有指示，否则当提及绝对位置限定词时，例如术语“前”，“后”，“顶部”，“底部”，“左”，“右”等，或提及相对位置限定词，例如术语“上方”，“下方”，“较高”，“较低”等，或提及方位的限定词，例如“水平”，“竖直”等，关于图中所示的方位进行的参考。
23.除非另有说明，否则表述“约”，“大约”，“基本上”和“在
…
的量级”表示在10％以内，以及优选在5％以内。
24.图1以局部示意性截面示出光传感器的像素电路1的一个示例，要理解的是，在实践中，传感器可以具有若干个相同的像素电路1，例如数百或数千个像素电路1。
25.传感器包括半导体层100，例如半导体衬底或绝缘体上半导体(soi)结构的层。层100例如是硅层。
26.在层100中和/或在层100上形成由cmos技术制成的各种组件。换句话说，由层100
形成各种cmos组件。在图1中，仅示出了这些组件中的一个组件，在该示例中为晶体管t，在图1中仅示出了栅极电极g(也称为栅堆叠或栅极)。
27.使用传感器的cmos技术，层100和形成在该层100中和/或形成在该层100上的cmos组件形成了集成电路，或cmos集成电路。作为示例，cmos集成电路包括用于读取传感器的像素电路的电路。
28.传感器包括互连结构102。互连结构102覆盖传感器的cmos集成电路，或者换句话说，覆盖层100和形成在该层100中和/或形成在该层100上的cmos组件。互连结构102的顶面或表面110是平面。
29.互连结构102包括嵌入在电绝缘层中的导电层部分104，例如金属层部分。换句话说，这些导电层部分104通过这些绝缘层彼此分开。在图1中，互连结构102的绝缘层由单个绝缘层106示出。
30.互连结构102包括导电通孔108，例如金属通孔，其将导电层部分104彼此电连接和/或将导电层部分104电连接到传感器的集成电路的cmos组件。
31.导电通孔108和导电层部分104构成互连结构102的导电元件。
32.除了互连结构102和其覆盖的cmos集成电路之外，像素电路1还包括互连结构102的导电元件108或104，其与互连结构102的顶面110(也就是说，绝缘层106的顶面)齐平。
33.优选地，如图1所示，导电元件是导电层部分104。优选地，导电元件借助于互连结构100的其他导电元件104、108电耦合到包括cmos组件(诸如晶体管t)的像素电路1的读取电路。例如，与面100齐平的导电元件104被电耦合到形成在层100中的掺杂区或区域105，并且构成用于光生电荷的存储区域。换句话说，导电元件104的上表面与表面110共面。
34.像素电路1包括电极112。电极112的中心部分被放置在与面110齐平的导电元件104上，并且与导电元件104接触。电极112构成像素电路1的下部第一电极。电极112的下表面与表面110共面。
35.感光膜114被放置在互连结构102上。膜114覆盖像素电路1的互连结构102和电极112。更具体地，膜114被放置在整个电极112上、并且与整个电极112接触，并且膜114被放置在面110上、并且与面110的所有未被电极112覆盖的部分接触。
36.膜114具有平面的顶面或表面116。在面110与面116之间，膜114具有厚度或尺寸h。
37.像素电路1还包括被放置在膜114的面116上的上部第二电极117。
38.在操作期间，当由像素电路1接收到在传感器的工作波长处的光时，电子-空穴对被光生在膜114中。接下来，光生的空穴或电子由电极112收集，以便被传输到像素电路1的cmos集成读取电路。然后，像素电路的读取电路提供表示由该像素电路1接收的在像素电路1的工作波长处的光量的信息。
39.像素电路1的量子效率qe对应于在像素电路1的工作波长处的、在由像素电路1收集到的光生的空穴或电子的数目与由像素电路1接收到的光子的数目之比。为了提高像素电路1的量子效率，将期望的是增加膜114的厚度h。
40.然而，增加膜114的厚度h带来了各种问题。实际上，增加膜114的厚度导致膜114分层的风险增加和/或导致在膜114的全部或部分厚度上形成裂纹的风险增加。此外，膜114的厚度的增加导致形成膜114的步骤的数目增加，例如这是因为随后通过至少两次连续沉积形成膜114，导致像素电路1的生产成本增加，以及更通常地导致包括一个或数个像素电路1
的光传感器的生产成本增加。
41.通过局部地增加在电极112上方的像素电路1类型的像素电路的感光膜的厚度，通过保持膜114的顶面116为平面，以及通过在电极112之外保持膜114的厚度，针对膜114分层或破裂的风险为零或几乎为零。
42.图2至图5图示了用于制造光传感器的像素电路的方法的一个实施例的连续步骤，其引起获得位于像素电路的下部电极上方的局部较厚感光膜。使用该方法制造的像素电路包括cmos集成电路(与像素电路1的cmos集成电路相似或相同)，以及位于cmos集成电路上的互连结构102(与像素电路1的互连结构相似或相同)。
43.图2是图示制造方法的步骤的示意性截面图或剖视图。
44.在图2中，仅示出了互连结构102的一部分。图示的互连结构102的部分包括与互连结构102的顶面110齐平的电导电元件104或108。
45.优选地，如图2所示，与面110齐平的导电元件是互连结构102的导电层部分104。优选地，导电元件104被电耦合到互连结构102位于其上的cmos集成电路(未示出)，例如被电耦合到像素电路的读取电路。
46.作为示例，导电元件104由诸如铜或铝的金属、或诸如铝/铜合金的金属合金制成。
47.在图2的步骤中，绝缘层200已经被沉积在互连结构102的面110上、并且与互连结构102的面110接触，要理解的是，在沉积层200之前，面110曾是互连结构102的暴露面。优选地，层200被沉积在互连结构的整个面110上、并且与互连结构的整个面110接触，或者换句话说，层200被地毯式沉积。
48.根据一个实施例，层200的沉积对应于电绝缘材料的单层的沉积。优选地，该材料是针对金属的扩散阻挡材料，然后层200构成扩散阻挡层。换句话说，优选地，层200包括在面110上、并且与面110接触的扩散阻挡层。
49.根据另一实施例，层200的沉积对应于各自由电绝缘材料制成的层的连续沉积，在层之间可选地不同。优选地，为了形成层200而沉积在互连结构102的面110上、并且与面110接触的第一层由针对金属的扩散阻挡材料制成，然后层200包括在互连结构102的面110上、并且与面110接触的扩散阻挡层。
50.作为示例，层200由氮化硅(例如，sin或si3n4)制成，或者层200对应于位于面110上、并且与面110接触的氮化硅的层的堆叠，以及氧化硅的层位于氮化硅的层上、并且与氮化硅的层接触。
51.例如，层200的厚度h被包括在50nm至500nm之间，例如在50nm至300nm之间，例如等于200nm。
52.在图3的步骤中，开口300被蚀刻穿过层200，到达与面110齐平的导电层104。换句话说，开口300的蚀刻停止在互连结构102的面110上。在蚀刻开口300之后，导电元件104的至少部分在开口300的底部(在图3中的开口300的底部)或换句话说在面110处被暴露。
53.根据一个实施例，开口300被蚀刻为仅出现在与面110齐平的导电元件104上。然后，该元件104可以有利地被用作蚀刻停止层。
54.作为示例，开口300具有横向尺寸d(例如，在从上方观察开口300具有圆形的情况下的直径，或在从上方观察开口300具有正方形的情况下的侧边)，横向尺寸d小于或等于所制造的像素电路的横向尺寸的三分之一。像素电路和开口300的横向尺寸例如在平行于面
110的平面中被测量。例如，在光传感器中，像素电路以3μm量级的节距被规则地布置，也就是说每个像素电路具有3μm量级的横向尺寸，传感器的每个像素电路的开口300具有小于或等于1μm的横向尺寸。
55.在图4的步骤中，在关于图3描述的步骤结束时获得的整个结构上沉积或以其他方式形成电极层400，以及在层400中限定电极402。
56.更具体地，层400被地毯式沉积，例如通过化学气相沉积(cvd)，或通过原子层沉积(ald)或通过物理气相沉积(pvd)。换句话说，电极层被沉积在开口300的底部处的元件104的暴露部分上、并且与元件104的暴露部分接触，并且电极层被沉积在绝缘层200上、并且与绝缘层200接触，特别是在开口300的侧壁301、303上、并且与侧壁301、303接触。电极层400的厚度或尺寸e小于层200的厚度h，以使层400不填充开口300。
57.例如，层400的厚度e比层200的厚度小十倍。例如，电极层400的厚度e被包括在5nm至100nm之间。
58.根据一个实施例，层400的沉积对应于单层导电材料(例如金属或金属合金)的沉积。
59.根据另一实施例，层400的沉积对应于层的连续沉积，所述层的每一个均由电导电材料制成，例如金属或金属合金，在这些连续沉积的层之间可选地不同。
60.作为示例，电极层400包括钽层和/或氮化钛层和/或氮化钽层。
61.在该实施例中，通过去除(通过蚀刻)位于层200上的层400的部分(也就是说，位于层200的顶面201上的层400的部分)来在层400中限定电极402，层200的顶面平行于互连结构102的面110、并且与位于面110上并且与面110接触的层200的面相对。
62.因此，电极402由留在原处的层400的一部分形成。电极402在开口300的底部完全覆盖暴露的导电元件104的表面107，也就是说，导电元件104的未被层200覆盖的表面。电极402也完全覆盖开口300的侧壁301、303。最后，电极402溢出或覆盖在开口300周围的层200上。换句话说，电极402包括从开口300侧向延伸、位于层200上并且与层200接触的环形部分。
63.在一个实施例中，导电元件104包括由层200覆盖的第一部分403和第二部分405。电极402包括第一端407和第二端409。相比第一部分403的端或边缘，第一端距离侧壁303更远。相比第二部分405的端，第二端距离侧壁301更远。
64.电极402包括第一部分402a，其沿着导电元件或以其他方式邻近导电元件。第二部分402b基本平行于第一部分并且在层200的表面201上。第三部分402c基本平行于第一部分并且在层200的表面201上，与第二部分相对。横向于第一部分、第二部分和第三部分，存在第四部分402d和第五部分402e。
65.在图5的步骤中，感光膜500被沉积在关于图4描述的步骤的实现方式结束时所获得的结构上。
66.感光膜500被地毯式沉积，以覆盖电极402和层200的顶面的暴露部分。
67.膜500的沉积方法使得获得具有平面的顶面或暴露面502的膜500。
68.膜500被沉积，使得在层200的顶面与膜500的顶面502之间所测量的它的厚度或尺寸h1小于或等于最大厚度，超过该最大厚度，可能发生在膜500中的分层和/或破裂。该最大厚度可以由本领域技术人员例如通过例程测试确定，并且具体地取决于膜500的材料和/或
膜500的实现的沉积方法。
69.此外，膜500的厚度h1大于层200的厚度h，使得膜500完全填充开口300。优选地，膜500的厚度h1大于层200的厚度h的至少2倍。例如，膜500的厚度h1被包括在200nm至1μm之间，例如等于约500nm。
70.取决于膜500的材料，可以执行膜500的地毯式沉积，例如通过液相沉积，阴极溅射沉积，蒸发沉积，旋涂，喷涂，日光刻(heliography)，狭缝染料涂层，刮刀涂布，苯胺印刷或丝网印刷。喷涂的一个示例在由kramer等人的文章中被描述，题为“efficientspray-coated colloidal quantum dot solar cells”，adv.mater.，27：116
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121。
71.取决于目标厚度h1和/或薄膜500的材料被沉积的形状，例如，材料是以墨水的形式还是以由中间配体稳定的胶体溶液的形式沉积，膜500的沉积通过单个沉积步骤或通过数个连续的沉积步骤来进行，每个沉积步骤之后可以跟随化学处理步骤和/或退火或干燥步骤。
72.作为示例，膜500的材料以墨水的形式沉积，例如通过用于沉积膜500的材料的数个连续步骤。
73.用于以墨水形式沉积膜500的材料的每个步骤使得获得膜500的材料层，该层的厚度例如被包括在大约十纳米与一百或数百纳米之间，该厚度例如取决于所沉积墨水的浓度。
74.用于以墨水形式沉积膜500的材料的每个步骤例如在被包括在0℃至50℃之间的温度处实现，优选地在10℃和25℃之间。
75.作为示例，在用于以墨水形式沉积膜500的材料的每个步骤之后不进行化学处理。
76.例如，在用于以墨水形式沉积膜500的材料的每个步骤之后，例如在40℃至150℃之间的温度(例如在100℃的温度)进行退火。该退火例如持续时长在十秒或数十秒至一小时或几小时之间。该退火例如在加热板上或在炉中进行。该退火例如在环境气氛，受控气氛或真空下进行。
77.作为示例，以由中间配体稳定的胶体溶液的形式沉积膜500的材料，例如通过用于沉积该稳定的胶体溶液的数个连续步骤。
78.用于沉积由中间配体稳定的胶体溶液的层的每个步骤例如在被包括在0℃和50℃之间的温度处(例如在15℃、25℃或30℃的温度)实现。
79.例如，用于以由中间配体稳定的胶体溶液的形式沉积膜500的材料的每个步骤之后跟随，例如一个或数个化学处理步骤，以修改溶液的沉积膜的性质，例如修改膜对电子和/或空穴的导电性。例如，由中间配体稳定的胶体溶液的每个沉积层被放置成接触与沉积层相互作用的化学溶液，从而使得通过分子来改善膜500的性能成为可能，从而使得存在于形成量子点的纳米晶体周围的中间配体发生固相交换。这些分子例如是配体链，比中间配体的链短，这使得可以增加膜500的电导率；和/或例如是无机分子，这使得可以增加膜500相对于其环境(空气，光)的特性和/或稳定性。这些固相化学交换例如通过化学溶液与胶体溶液的沉积层之间的数个连续接触步骤来进行，每种化学溶液例如是包括要与胶体溶液的沉积层的中间配体交换的配体或无机分子的溶液。
80.例如，每种化学溶液被放置为接触胶体溶液的沉积层，持续时间在一至十秒与一至十分钟之间，例如90秒的持续时间。
81.例如，可以在化学溶液与沉积层的两次连续接触之间提供冲洗步骤。
82.作为示例，可以提供一个或数个中间退火步骤(在溶液与沉积层的两个连续接触之间)和/或最终退火步骤。退火步骤的温度例如包括在40℃至150℃之间。每个退火步骤的持续时间例如包括在约10秒与一小时或数小时之间。每个退火步骤例如在加热板上进行，例如在环境气氛下，在受控气氛下或在真空下；或在炉中进行，例如在受控气氛下进行。
83.固相化学交换的有效性限制了稳定的胶体溶液的每个沉积层的最大厚度，该最大厚度被确定为使得稳定的胶体溶液的沉积层的整个体积经受与该层接触放置的化学溶液中感兴趣的化学元素的固相化学交换。例如，稳定的胶体溶液的每个沉积层的厚度都被包括在数纳米(例如从3nm到5nm)与数百纳米(例如从300nm到500nm)之间。例如，稳定的胶体溶液的每个沉积层的厚度等于约50nm。
84.根据一个实施例，膜500是胶体量子点膜，或者换句话说，膜500包括胶体量子点。
85.根据图5所示的结构，通过实现未图示的步骤来获得像素电路2。
86.特别地，一个或数个可选的钝化层(图5中未示出)和/或一个或数个绝缘层(图5中未示出)可以被沉积在膜500的暴露面502上，优选地在整个面502上，优选地与面502接触。
87.此外，在膜500上形成电极504。该电极504，称为像素电路2的上电极，是通过沉积一个或数个导电层而形成的，在该导电层中例如通过蚀刻来限定上电极504。上电极504的每个组分导电层对于像素电路2的(一个或多个)工作波长是部分透明的。作为示例，上电极由氧化铟锡(ito)制成。
88.此外，传统上，一个或若干个钝化层(图5中未示出)和/或一个或若干个绝缘层(图5中未示出)和/或一个或若干个颜色过滤器(图5中未示出)和/或一个或若干个透镜或微透镜(图5中未示出)可以被随后形成在膜500和像素电路2的上电极的上方。
89.如图5所示，在像素电路2中，在位于导电元件104上的电极402的部分上方，膜500的总厚度等于h1+h-e。因此，如果膜500的厚度h1等于关于图1描述的像素电路1的膜114的厚度h，则像素电路2的膜500在局部上比膜114更厚，同时保持平面顶面502。位于电极402上方的膜500的过厚度(overthickness)使得像素电路2相对于像素电路1的量子效率增加。
90.根据一个实施例，与面110齐平的像素电路2的导电元件104的尺寸根据在图3的步骤中蚀刻的开口300的横向尺寸被选择。例如，这些尺寸被选择，使得在关于图3图示的步骤中，通过相对于导电元件104的位置适配开口300的位置，开口300仅在该导电元件104上暴露。
91.电极402的第一端407和第二端409由膜500覆盖。
92.然而，在一种变型中，当与面110齐平的导电元件104具有的横向尺寸(例如在平行于面110的平面中测量的)小于开口300的横向尺寸时，开口300然后部分地在导电元件上104上暴露并且部分地在互连结构的层106上暴露。在该变型中，在图4的步骤中形成的电极402完全覆盖导电元件104和在开口300的底部处的暴露层部分106。
93.此外，根据一个实施例，在图3的步骤中，从上方看，开口300被蚀刻在像素电路2的中央部分中。因此，从上方看，当由像素电路2接收的电磁射线例如通过一个或多个透镜或微透镜聚焦在膜500的中央部分时，这些射线被聚焦在具有总厚度等于h1+h-e的膜500的部分中。
94.根据一个实施例，层200的厚度h等于或基本等于在膜500中的像素电路2的入射射
线的波长的一半。因此，当像素电路2接收该波长的电磁射线时，这使得能够获得在一方面的电磁射线(已经穿过膜500，以及已经在布置在开口300的底部的电极402的部分上反射)与另一方面的电磁射线(已经穿过膜500，并且已经在位于层200的上表面的电极402的一部分上反射)之间的相长干涉。
95.根据一个实施例，像素电路2的一个或若干工作波长被包括在近红外范围内，并且例如被包括在750nm和3000nm之间。例如，像素电路2具有等于940nm的工作波长。本领域技术人员能够适配膜500的厚度e，h1和/或h和/或膜500的(一个或多个)材料，以适应像素电路2的(一个或多个)工作波长。例如，在膜500包括胶体量子点的情况下，基于像素电路2的工作波长，本领域技术人员能够适配胶体量子点的组分纳米晶体的尺寸和组成。
96.发明人已经注意到，像素电路2的量子效率比对应的像素电路1的量子效率高13％，也就是说，像素电路1的膜114由与像素电路2的膜500的相同的材料制成，膜114的厚度h等于像素电路2的膜500的厚度h1，以及像素电路1的下电极112和上电极117由与像素电路2的下电极402和上电极504的相同的材料制成，并且具有与下电极402和上电极504相同的厚度。例如，发明人已经进行了测量，针对像素电路2每个入射光子的量子效率为0.35个电子，针对相应的像素电路1每个入射光子的量子效率为0.31个电子。
97.尽管上面已经相对于图2至图5描述了用于制造单个像素电路2的方法的实施例和变型，但是，例如相同的光传感器的或多个光传感器的若干个相同的像素电路2可以通过执行针对所有这些像素电路2的描述的步骤，来从单个层或半导体晶片100(图1)同时地被制造。因此，所制造的像素电路2然后可以共享同一膜500。
98.已经描述了各种实施例和实现方式的模式。本领域技术人员将理解，这些实施例、实现方式的模式的某些特征，变型可以被组合，并且其他变型对于本领域技术人员将是容易想到的。特别地，尽管已经描述了像素电路2，其中与电极402接触的互连结构102的导电元件是导电层部分104，但是本领域技术人员能够使所描述的方法适应于导电元件是通孔108的情况。
99.最后，基于上文提供的功能描述，本文描述的实施例，实现方式的模式和变型的实际实现方式都在本领域技术人员的能力之内。特别地，本领域技术人员能够基于目标应用选择膜500的(一个或多个)材料，和/或对于给定的膜500确定厚度h1的最大值，该最大值可能在膜500中分层和/或破裂。此外，本领域技术人员能够提供的是：像素电路2的上电极和下电极之一、或这些电极中的每个电极都包括至少一层材料，使得其能够适应基于该电极收集的电荷(电子或空穴)所考虑的电极的输出功。此外，本领域技术人员能够制造光刻掩模，从而能够制造蚀刻掩模，以执行前述的蚀刻步骤。
100.需要解决已知光传感器(特别是上述类型的已知光传感器)的所有或一些缺点。
101.一个实施例解决了已知的光传感器、特别是上述类型的已知的光传感器的所有或一些缺点。
102.一个实施例提供了一种用于制造像素电路的方法，该方法包括以下连续步骤：
103.沉积绝缘层，绝缘层在集成电路的互连结构的暴露面上，互连结构具有与所述暴露面齐平的导电元件；
104.蚀刻开口，开口穿过绝缘层到达导电元件；
105.将电极层沉积在导电元件和绝缘层上，并且与导电元件和绝缘层接触；
106.通过去除(通过蚀刻)位于绝缘层上的电极层的部分，来限定电极；以及
107.沉积膜，膜被配置为当在像素电路的工作波长处的射线到达像素电路时，将光子转换成电子-空穴对。
108.根据一个实施例，膜包括胶体量子点。
109.根据一个实施例，通过蚀刻开口和开口的侧壁而暴露的导电元件的部分由所述电极完全覆盖，电极溢出到围绕开口的绝缘层上。
110.根据一个实施例，绝缘层的厚度等于在膜的材料中的所述工作波长的一半。
111.根据一个实施例，所述射线的波长被包括在750nm至3000nm之间，例如等于940nm。
112.根据一个实施例，膜被沉积以便膜的暴露面是平面。
113.根据一个实施例，电极层的沉积包括沉积至少一层导电材料。
114.根据一个实施例，电极层的沉积包括沉积钽层、和/或沉积氮化钛层、和/或沉积氮化钽层。
115.根据一个实施例，方法还包括用于在所述膜上形成另一电极的后续步骤。
116.根据一个实施例，另一个电极是由对所述波长透明的一种或若干种材料制成的。
117.根据一个实施例，绝缘层的沉积包括沉积至少一层绝缘材料。
118.根据一个实施例，绝缘层的沉积包括将扩散阻挡层沉积在互连结构的所述暴露面上，并且与互联结构的所述暴露面接触。
119.根据一个实施例，电极层比绝缘层薄，例如薄十倍；和/或，膜比绝缘层厚，例如厚至少两倍。
120.另一实施例提供了一种像素电路，包括：
121.绝缘层，位于像素电路的集成电路的互连结构的面上，并且与互联结构的面接触，互连结构具有与所述面齐平的导电元件；
122.开口，穿过绝缘层到达导电元件；
123.电极，位于导电元件上并且与导电元件接触；以及
124.膜，被配置为当在像素电路的工作波长处的射线到达像素电路时，将光子转换成电子-空穴对，所述膜填充开口并且覆盖电极和绝缘层。
125.根据一个实施例，通过实现所描述的方法来获得像素电路。
126.根据一个实施例，所述膜包括胶体量子点。
127.根据一个实施例，电极比所述绝缘层薄，例如薄十倍；和/或，膜比绝缘层厚，例如厚至少两倍。
128.根据一个实施例：
129.膜的厚度被包括在200nm与1μm之间，例如等于约500nm；和/或
130.电极的厚度被包括在5nm与100nm之间；和/或
131.绝缘层的厚度被包括在50nm与500nm之间，例如在50nm与300nm之间，例如等于200nm。
132.根据一个实施例，像素电路包括位于膜上的另一电极，所述另一电极是由对射线的波长透明的材料制成。
133.另一实施例提供了光传感器，包括如上所述的至少一个像素电路。
134.可以将上述各种实施例组合以提供其他实施例。如果需要采用各种专利、申请和
出版物的构思以提供进一步其他实施例，则可以修改实施例的各方面。
135.根据本公开的一方面，提供了一种方法，包括：通过以下方式制造像素电路：形成绝缘层，绝缘层在集成电路的互连结构的暴露表面上，互连结构具有与暴露表面齐平的导电元件；蚀刻开口，开口穿过绝缘层到达导电元件；形成电极层，电极层在导电元件和绝缘层上并且与导电元件和绝缘层接触；通过去除位于绝缘层上的电极层的部分而形成第一电极，第一电极在导电元件上、在开口的侧壁上以及在绝缘层的表面上；以及形成膜，膜在第一电极上并且在开口中。
136.根据一个或多个实施例，其中，膜包括胶体量子点，以及膜被配置为：当在像素电路的工作波长处的射线到达像素电路时，将光子转换成电子-空穴对。
137.根据一个或多个实施例，其中，通过蚀刻开口和开口的侧壁而暴露的导电元件的部分由第一电极完全覆盖，第一电极溢出到围绕开口的绝缘层上。
138.根据一个或多个实施例，其中，绝缘层的厚度基本等于膜的工作波长的一半。
139.根据一个或多个实施例，其中，射线的波长被包括在750nm至3000nm之间。
140.根据一个或多个实施例，其中，形成膜包括将膜的暴露表面形成为平面。
141.根据一个或多个实施例，其中，形成电极层包括形成至少一层导电材料。
142.根据一个或多个实施例，其中，形成电极层包括形成来自钽、氮化钛和氮化钽中的一项的层。
143.根据一个或多个实施例，方法还包括在膜上形成第二电极。
144.根据一个或多个实施例，其中，第二电极包括对膜的工作波长透明的一种或多种材料。
145.根据一个或多个实施例，其中，形成绝缘层包括形成至少一层绝缘材料。
146.根据一个或多个实施例，其中，形成绝缘层包括形成扩散阻挡层，扩散阻挡层在互连结构的暴露表面上并且与暴露表面接触。
147.根据一个或多个实施例，其中，电极层比绝缘层薄十倍。
148.根据一个或多个实施例，其中，膜比绝缘层的厚至少两倍。
149.可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而应解释为该权利要求所授予的包括所有可能的实施例以及等同物的全部范围。因此，权利要求不受本公开的限制。