一种半导体封装的制作方法

1.本公开大体上涉及半导体封装领域，且更具体来说，涉及一种半导体封装。


背景技术：

2.随着半导体技术的发展和集成度的不断提高，器件单元数量急剧增加且尺寸不断缩小，使得制造过程中产生的颗粒污染物对封装制造的不利影响日益凸显。特别地，在半导体封装过程中，切片工艺通常会产生很多颗粒，这些颗粒会停留在切割道的切口区域，并在堆叠裸片时由黏胶膜上拿取单颗裸片(die ejection)的过程中发生松动。一方面，颗粒可能落在邻近裸片的保护层(例如暴露的非导电膜(ncf))表面上，并随机移动，划伤或切断导电材料，导致产品良率降低和可靠性故障。另一方面，颗粒还可能在半导体封装过程中撞击裸片而形成微裂纹，不利地影响到内部电路层，进而导致可靠性问题。此外，在裸片的边缘缺乏必要保护的情况下，诸如铜的金属污染物会通过硅扩散进入电路，引起可靠性问题。
3.现有的切片工艺容易产生较多颗粒，并且会损坏裸片的边缘；而形成的裸片边缘通常是缺乏保护的，容易遭受裂纹或金属扩散。另外，现有的切片工艺通常需要较大宽度的切割道来进行裸片分离，例如具有数十微米甚至一百微米宽度的切割道，这消耗了大量的晶圆面积，降低了晶圆的有效利用率。
4.鉴于此，本领域迫切需要提供改进方案以解决上述问题。


技术实现要素：

5.鉴于此，本公开提供了一种半导体封装，该半导体封装中的半导体裸片具有边缘保护层，从而可以免受撞裂或金属扩散的风险。
6.根据本实用新型的一实施例，一种半导体封装包括：半导体裸片，第一介电层及第二介电层。所述半导体裸片具有第一表面、与所述第一表面相对的第二表面以及将所述第一表面连接到所述第二表面的侧壁。所述第一介电层，邻近所述半导体裸片的所述侧壁设置。所述第二介电层，邻近所述半导体裸片的所述第二表面设置。
7.根据本实用新型的又一实施例，所述第一介电层与所述第二介电层接触。
8.根据本实用新型的另一实施例，所述第一介电层与所述第二介电层一体形成。
9.根据本实用新型的另一实施例，所述第一介电层围绕所述第二介电层。
10.根据本实用新型的另一实施例，所述第一介电层具有与所述半导体裸片的所述第一表面共面的第一表面。
11.根据本实用新型的另一实施例，所述第一介电层具有与所述第一介电层的所述第一表面相对并且与所述第二介电层的表面共面的第二表面。
12.根据本实用新型的另一实施例，所述半导体封装还包括从所述半导体裸片的所述第二表面突出的至少一个导电通孔。
13.根据本实用新型的另一实施例，所述第二介电层围绕所述导体通孔。
14.根据本实用新型的另一实施例，所述第二介电层的厚度与所述第一介电层的厚度
基本相同。
15.根据本实用新型的另一实施例，所述第一介电层具有粗糙的表面。
16.根据本实用新型的另一实施例，所述半导体裸片的所述第一表面是有源表面。
17.根据本实用新型的另一实施例，所述半导体封装还包括：金属层，邻近所述第一介电层设置。
18.根据本实用新型的另一实施例，所述半导体封装还包括：第三介电层，邻近所述金属层设置。
19.根据本实用新型的另一实施例，所述金属层和所述第三介电层具有与所述半导体裸片的所述第一表面共面的第一表面。
20.根据本实用新型的另一实施例，所述金属层和所述第三介电层具有与所述金属层和所述第三介电层的第一表面相对并且与所述第二介电层的所述表面共面的第二表面。
21.本实用新型的额外层面及优点将部分地在后续说明中描述、显示、或是经由本实用新型实施例的实施而阐释。
附图说明
22.图1a为颗粒污染物附着在半导体裸片的表面上的示意图。
23.图1b为颗粒污染物影响键合的示意图。
24.图2a示出了根据本实用新型一实施例的半导体封装。
25.图2b为根据本实用新型一实施例的半导体封装的裸片边缘的示意图。
26.图3示出了根据本实用新型一实施例的半导体封装。
27.图4a至图4j示出了制备图2a所示的半导体封装的方法。
28.图5a至图5k示出了制备图3所示的半导体封装的方法。
29.根据惯例，图示中所说明的各种特征可能并非按比例绘制。因此，为了清晰起见，可任意扩大或减小各种特征的尺寸。图示中所说明的各部件的形状仅为示例性形状，并非限定部件的实际形状。另外，为了清楚起见，可简化图示中所说明的实施方案。因此，图示可能并未说明给定设备或装置的全部组件。最后，可贯穿说明书和图示使用相同参考标号来表示相同特征。
具体实施方式
30.为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。
31.以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
32.在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本实用新型以特定的方向建构或操作。
33.以下详细地讨论本实用新型的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本实用新型的精神和保护范围的情况下，可以使用其他部件和配置。本实用新型的实施可不必包含说明书所描述的实施例中的所有部件或步骤，也可根据实际应用而调整各步骤的执行顺序。
34.图1a为颗粒污染物附着在半导体裸片的表面上的示意图。在半导体封装过程中，切片工艺会产生颗粒，例如硅的碎屑。颗粒会滞留在半导体裸片的切割道区域，或者落到邻近裸片的表面上。如图1a所示，半导体裸片100a的背表面上设置有多个凸块下金属(ubm)101a，颗粒102a附着在半导体裸片100a的背表面上并位于两个ubm 101a之间。
35.图1b为颗粒污染物影响键合的示意图。由于颗粒一旦出现便极易出现在封装界面并发生随机移动，因此颗粒也可能出现在键合界面处(例如混合键合的界面处)，进而导致键合失败。如图1b所示，分别位于上方和下方的两个半导体裸片100b彼此相对放置，每一半导体裸片100b均包含多个穿硅通孔(tsv)105b以各自连接至相应的焊盘101b，两个半导体裸片100b的焊盘101b通过导电材料103b键合以实现电连接，其中包括焊盘101b及导电材料103b的键合结构之间的间隙由绝缘材料(例如ncf)104b填充。出现在键合界面处的颗粒102b可能会划伤或切断导电材料103b，形成破损的导电材料103b'，从而造成键合失败，并直接影响产品良率。
36.本公开提供了一种通过具有裸片边缘保护层的半导体封装，所述半导体封装可以免受撞裂或金属扩散的风险或以上所述的问题。并且，本公开还提供了一种制备前述半导体封装的方法，所述方法可以较少地产生颗粒污染物并且减少晶圆的用于切割道的消耗面积。
37.参照图2a，根据本公开的一些实施例，本公开的半导体封装包括：半导体裸片203a，第一介电层230及第二介电层270。
38.所述半导体裸片203a具有第一表面2032a、与所述第一表面2032a相对的第二表面2033a以及将所述第一表面2032a连接到所述第二表面2033a的侧壁2034a。在一些实施例中，半导体裸片203a的第一表面2032a为有源表面，集成电路(未示出)设置在半导体裸片的第一表面2032a上。在一些实施例中，半导体裸片203a可以包括神经网络处理器裸片、中央处理器裸片、图像处理器裸片和存储器裸片等，例如，包括静态随机存取存储器(sram)、动态随机存取存储器(dram)、闪存、3d nand和/或其它存储器。
39.在一些实施例中，半导体裸片203a还可以包括一个或多个导电通孔2031a与第一表面2032a或集成电路电性连接。导电通孔2031a可包括穿硅通孔(tsv)。导电通孔2031a可以从半导体裸片203a的第一表面2032a朝向第二表面2033a延伸，并使半导体裸片203a的第一表面2032a和第二表面2033a电连接，从而有利于多个半导体裸片的堆叠和电连接。导电
通孔2031a也可以从半导体裸片203a内部的某个位置的电路向第一表面2032a延伸，并使半导体裸片内部的某个位置的电路和第一表面2032a电连接。在一些实施例中，导电通孔2031a从第二表面2033a突出。
40.第一介电层230邻近半导体裸片203a的侧壁2034a设置。在一些实施例中，第一介电层230是设置在半导体裸片203a的侧壁2034a上(例如直接接触)。在一些实施例中，第一介电层230覆盖所述半导体裸片203a的侧壁2034a的至少一部分。在一些实施例中，第一介电层230覆盖所述半导体裸片203a的整个侧壁2034a。在一些实施例中，在半导体裸片203a的厚度方向上，第一介电层230从半导体裸片203a的第一表面2032a延伸到第二表面2033a。在一些实施例中，在半导体裸片203a的厚度方向上，第一介电层230从半导体裸片203a的第一表面2032a延伸越过第二表面2033a。在一些实施例中，第一介电层230具有与半导体裸片203a的第一表面2032a共面的第一表面2301。在一些实施例中，第一介电层230的厚度可以小于约10μm。第一介电层230可以用作半导体裸片203a的边缘保护层，防止铜或其它金属从边缘扩散进入半导体裸片的电路中，并且防止半导体裸片的边缘由于遭受颗粒的撞击而形成裂纹，从而提高产品良率并降低或避免可靠性故障。另外，由于第一介电层230可保护裸片边缘免受裂纹扩展，因此可以去除或部分去除其他位于切割道中的更复杂的裂纹阻止特征。
41.所述第二介电层270，邻近所述半导体裸片203a的第二表面2033a设置。在一些实施例中，所述第二介电层270设置于所述半导体裸片203a的第二表面2033a上(例如直接接触)。在一些实施例中，所述第二介电层270覆盖所述半导体裸片203a的第二表面2033a的至少一部分。在一些实施例中，所述第二介电层270覆盖所述半导体裸片203a的第二表面2033a的全部。在一些实施例中，所述第二介电层270和第一介电层230接触。在一些实施例中，第一介电层230围绕并接触第二介电层270。在一些实施例中，第一介电层230和第二介电层270接触处具有接面。在一些实施例中，第一介电层230和第二介电层270接触处不具有接面。在一些实施例中，第一介电层230和第二介电层270为一体成形。在一些实施例中，第二介电层270的一表面是与第一介电层230的与第一表面2301相对的第二表面2302共面。在一些实施例中，第二介电层270的一表面是与第一介电层230的与第一表面2301相对的第二表面2302共面，且第一介电层230的第一表面2301与半导体裸片203a的第一表面2032a共面。在一些实施例中，第二介电层270围绕导电通孔2031a。在一些实施例中，第二介电层270的厚度与第一介电层230厚度基本相同。第一介电层230和第二介电层270的材料可以相同或不同。
42.图2b为根据本实用新型一实施例的半导体封装的裸片边缘的示意图。图2b的左图示出了分离后的半导体裸片203a的剖视图，图2b的右图是位于裸片边缘处的第一介电层230的正面放大图。如图b所示，邻近半导体裸片203a的侧壁设置的第一介电层230具有粗糙的表面，因此可以对半导体裸片203a的边缘起到缓冲和保护的作用。在一些实施例，第一介电层230可以具有贝壳形表面。
43.图3示出了根据本实用新型一实施例的半导体封装。图3所显示的半导体封装与图2所显示的类似，其主要差别包括图3所显示的半导体封装还包括金属层340和第三介电层350。
44.金属层340邻近第一介电层330设置。在一些实施例中，金属层340是设置在所述第
一介电层330上(例如直接接触)。在一些实施例中，金属层340覆盖第一介电层330的至少一部分。在一些实施例中，金属层340覆盖整个第一介电层330。在一些实施例中，在半导体裸片303a的厚度方向上，金属层340从半导体裸片303a的第一表面3032a延伸到第二表面3033a。在一些实施例中，在半导体裸片303a的厚度方向上，金属层340从半导体裸片303a的第一表面3032a延伸越过第二表面3033a。在一些实施例中，金属层340具有与半导体裸片303a的第一表面3032a共面的第一表面3401。在一些实施例中，金属层340具有与第二介电层380的一表面共面且与第一表面3401相对的第二表面3402。由于金属层340围绕于半导体裸片303a，因此可以改善半导体封装的电磁干扰(emi)屏蔽。需注意的是，当多个半导体裸片303a堆叠时，还可以执行其他工艺(例如，在堆叠的顶表面形成顶部金属层的工艺)来改善堆叠的整个emi屏蔽特性。
45.第三介电层350邻近金属层340设置。在一些实施例中，第三介电层350是设置在金属层340上(例如直接接触)。在一些实施例中，第三介电层350覆盖金属层340的至少一部分。在一些实施例中，第三介电层350覆盖整个金属层340。在一些实施例中，在半导体裸片303a的厚度方向上，第三介电层350从半导体裸片303a的第一表面3032a延伸到第二表面3033a。在一些实施例中，在半导体裸片303a的厚度方向上，第三介电层350从半导体裸片303a的第一表面3032a延伸越过第二表面3033a。在一些实施例中，第三介电层350具有与半导体裸片303a的第一表面3032a共面的第一表面3501。在一些实施例中，第三介电层350具有与第二介电层380的一表面共面且与第一表面3501相对的第二表面3502。在一些实施例中，第一介电层330、金属层340和第三介电层350围绕第二介电层380，并且第一介电层330接触第二介电层380。设置在半导体裸片303a的边缘最外侧的第三介电层350可以具有粗糙的表面，以对半导体裸片303a的边缘起到缓冲和保护的作用。在一些实施例中，第三介电层350可以具有贝壳形表面。第一介电层330、金属层340和第三介电层350可以用作半导体裸片303a的边缘保护层，防止铜或其它金属从边缘扩散进入半导体裸片的电路中，并且防止半导体裸片的边缘由于遭受颗粒的撞击而形成裂纹，从而提高产品良率并降低或避免可靠性故障。另外，由于第一介电层330、金属层340和第三介电层350保护裸片边缘免受裂纹扩展，因此可以去除或部分去除其他位于切割道中的更复杂的裂纹阻止特征。由于有额外的第三介电层350的加入，前述效果会更为显著。
46.图4a至图4j示出了制备图2a所示的半导体封装的方法。图4a示意性示出了包括多个半导体裸片(例如，半导体裸片203a和203b)的半导体基底200的剖视图。半导体基底200具有前侧201和后侧202，多个半导体裸片形成在半导体基底200的前侧201上。
47.如图4a所示，在半导体基底200的前侧201上通过常规工艺设置光掩模210，并通过诸如干蚀刻的蚀刻工艺在半导体基底200的前侧表面上形成多个凹槽(例如，凹槽220a和220b)。光掩模210在形成凹槽的蚀刻工艺中可以保护多个半导体裸片。每个凹槽对应于半导体基底200的切割道。凹槽的深度d可以与半导体裸片中的导电通孔的高度基本相同。凹槽的宽度w可以小于现有技术中切割道的宽度，现有技术中切割道的宽度为80μm甚至上百微米。
48.如图4b所示，去除光掩模210，并在半导体基底200的前侧201上形成第一介电层230。第一介电层230覆盖半导体基底200的前侧表面并且完全填充半导体基底200中的多个凹槽。可以通过执行例如化学气相沉积(cvd)的沉积工艺来形成第一介电层230。第一介电
层230可以包括各种介电材料，诸如氧化物、氮化物、氮氧化物或它们的组合。第一介电层230在后续工艺中可以形成为半导体裸片边缘的保护层，保护半导裸片的边缘免受撞裂或金属扩散。
49.如图4c所示，采用例如包括化学机械抛光(cmp)在内的抛光工艺对位于半导体基底200的前侧表面上的第一介电层230进行抛光，直至暴露半导体基底200的前侧表面。此时，半导体基底200的前侧表面上的第一介电层230被去除，但凹槽中的第一介电层230依然保留。
50.然后，如图4d所示，将完成抛光后的半导体基底200翻转180
°
使其前侧表面朝向下方并经由粘合剂240粘接至载体基底250，以便载体基底250在后续工艺中对半导体基底200提供机械支撑。此时，形成在半导体基底200的凹槽中的第一介电层230与粘合剂240接触。
51.接下来，如图4e所示，对半导体基底200的后侧表面执行减薄工艺，以去除半导体基底200的大部分。在一些实施例中，可以对半导体基底200执行背部研磨和/或化学机械抛光(cmp)工艺来减薄半导体基底200。在另一些实施例中，可以执行不同的工艺(例如，蚀刻工艺)来减薄半导体基底200。可选择地，可以执行减薄工艺以从半导体基底200的后侧202暴露位于凹槽中的第一介电层230。
52.接着，如图4f所示，对半导体基底200的后侧表面执行蚀刻工艺以暴露半导体裸片中的导电通孔(例如，半导体裸片203a中的导电通孔2031a)和位于凹槽中的第一介电层230。在一些实施例中，可以执行干蚀刻工艺以暴露通孔和第一介电层230。
53.如图4g所示，在半导体基底200的后侧表面上形成第二介电层270。第二介电层270覆盖半导体基底200的后侧表面、导电通孔以及第一介电层230。可以通过执行例如化学气相沉积(cvd)的沉积工艺形成第二介电层270。第二介电层270可以包括各种介电材料，诸如氧化物、氮化物、氮氧化物或它们的组合。第二介电层270可以包括与第一介电层230相同或不同的材料。
54.如图4h所示，对位于半导体基底200的后侧表面上的第二介电层270执行抛光工艺，以减薄并平坦化第二介电层270。在此步骤中，第一介电层230和半导体裸片中的通孔(例如，通孔2031a)被暴露，并且第一介电层230可以同时被平坦化。在一些实施例中，采用诸如化学机械抛光(cmp)的抛光工艺对位于半导体基底200的后侧表面上的第二介电层270进行抛光。
55.如图4i所示，在完成抛光工艺后，在暴露的第一介电层230的中间位置处执行切片工艺，以从半导体基底200分离单个半导体裸片。各个半导体裸片通过粘合剂240与载体基底250保持在一起，因此可以在随后的工艺步骤(例如，对半导体裸片的后侧执行的工艺步骤)中避免半导体裸片的翘曲。在一些实施例中，通过执行等离子切片工艺分离半导体裸片。
56.可选地，如图4j所示，在完成抛光工艺后，将半导体基底200从载体基底250剥离(例如，通过去除粘合剂240)，并将半导体基底200安置于粘胶带(film frame)280上，然后执行诸如等离子切片的切片工艺，以从半导体基底200分离单个半导体裸片。图4j中的半导体裸片已翻转，例如，半导体裸片203a的前侧表面2032a朝向上方，后侧表面2033a朝向下方，后侧表面2033a上的第二介电层270附接到粘胶带280。
57.因为本公开提供的半导体封装包括第一介电层于半导体裸片的侧壁，图4a至图4j
示出的制备方法通过对第一介电层执行切片工艺来分离半导体裸片，可以大大减少颗粒的产生，从根源上减少了颗粒污染物。并且，通过第一介电层，此制备方法只需要较小宽度的切割道，例如，切割道的宽度为约10μm，因此可以减少半导体基底的用于切割道的消耗面积，使得半导体基底的更多面积用于制备半导体裸片，进而增大半导体基底的有效使用面积。
58.图5a至图5k示出了制备图3所示的半导体封装的方法。图5a示意性示出了包括多个半导体裸片(例如，半导体裸片303a和303b)的半导体基底300的剖视图。半导体基底300具有前侧301和后侧302，多个半导体裸片形成在半导体基底300的前侧301上。
59.如图5a所示，在半导体基底300的前侧301上通过常规工艺设置光掩模310，并通过诸如干蚀刻的蚀刻工艺在半导体基底200的前侧表面上形成多个凹槽(例如，凹槽320a和320b)。光掩模310在形成凹槽的蚀刻工艺中可以保护多个半导体裸片。每个凹槽对应于半导体基底300的切割道。凹槽的深度d'可以与半导体裸片中的导电通孔的高度基本相同，或者凹槽的深度d'可以大于半导体裸片中的导电通孔的高度。凹槽的宽度w'可以小于现有技术中切割道的宽度，现有技术中切割道的宽度为80μm甚至上百微米。
60.如图5b所示，去除光掩模310，并在半导体基底200的前侧301上形成第一介电层330。第一介电层330覆盖半导体基底300的前侧表面并且覆盖半导体基底300中的多个凹槽的侧壁和底面，但是第一介电层330不完全填充凹槽。可以通过执行例如化学气相沉积(cvd)的沉积工艺来形成第一介电层330。第一介电层330可以包括各种介电材料，诸如氧化物、氮化物、氮氧化物或它们的组合。在一些实施例中，第一介电层330包括氮化硅。
61.然后，如图5c所示，在第一介电层330的表面上形成金属层340。金属层340覆盖第一介电层330的表面，并填充凹槽的一部分。可以通过执行例如物理气相沉积(pvd)或电镀等工艺来形成金属层340。金属层340可以包括各种金属材料，诸如铜、钨、镍或它们的组合。
62.如图5d所示，在金属层340的表面上形成第三介电层350。第三介电层350覆盖金属层340的表面，并填充凹槽的剩余部分。凹槽的底部和侧壁上依序设置有第一介电层330、金属层340和第三介电层350。第三介电层350可以包括各种介电材料，例如，氧化物、氮化物、氮氧化物、包括四乙氧基硅烷(teos)在内的任何钝化材料或它们的组合。在一些实施例中，第三介电层350包括四乙氧基硅烷。
63.接着，如图5e所示，采用例如包括化学机械抛光(cmp)在内的抛光工艺对位于半导体基底300的前侧表面上的第一介电层330、金属层340和第三介电层350进行抛光，以去除前侧表面上的第一介电层330、金属层340和第三介电层350，直至暴露半导体基底300的前侧表面。与此同时，第一介电层330、金属层340和第三介电层350依然保留在凹槽中，并完全填充凹槽。
64.接下来，如图5f所示，将完成前侧表面抛光后的半导体基底300翻转180
°
使其前侧表面朝向下方并经由粘合剂360粘接至载体基底370，以便载体基底370在后续工艺中对半导体基底300提供机械支撑。此时，形成在半导体基底300的凹槽中的第一介电层330、金属层340和第三介电层350与粘合剂340接触。
65.如图5g所示，对半导体基底300的后侧表面执行减薄工艺，以去除半导体基底300的大部分以暴露半导体裸片中的导电通孔(例如，导电通孔3031a)。在此步骤中，凹槽中的底部(如图5f中的304)可以被去除，从而可以使凹槽中的第一介电层330、金属层340和第三
介电层350与导电通孔一起暴露。在一些实施例中，可以对半导体基底300执行背部研磨和/或化学机械抛光(cmp)工艺来减薄半导体基底300并暴露导电通孔。在另一些实施例中，可以执行不同的工艺(例如，蚀刻工艺)来减薄半导体基底300并暴露导电通孔。在又一些实施例中，可以先执行研磨和/或化学机械抛光(cmp)工艺去除半导体基底300的大部分，然后再执行蚀刻工艺来暴露半导体裸片中的导电通孔。
66.如图5h所示，在半导体基底300的后侧表面上形成第二介电层380。第二介电层380覆盖半导体基底300的后侧表面、通孔(例如，导电通孔3031a)、第一介电层330、金属层340和第三介电层350。可以通过执行例如化学气相沉积(cvd)的沉积工艺形成第二介电层380。第二介电层380可以包括各种介电材料，诸如氧化物、氮化物、氮氧化物或它们的组合。第二介电层380可以包括与第一介电层330和第三介电层350相同或不同的材料。
67.如图5i所示，对位于半导体基底200的后侧表面上的第二介电层380执行抛光工艺，以减薄并平坦化第二介电层380。在此步骤中，第一介电层330、金属层340、第三介电层350和半导体裸片中的导电通孔(例如，导电通孔3031a)被暴露，并且第一介电层330、金属层340和第三介电层350可以被平坦化。在一些实施例中，采用诸如化学机械抛光(cmp)的抛光工艺对位于半导体基底300的后侧表面上的第二介电层380进行抛光。
68.如图5j所示，在完成抛光工艺后，在暴露的第三介电层350的中间位置处执行切片工艺，以从半导体基底300分离单个半导体裸片。各个半导体裸片通过粘合剂360与载体基底370保持在一起，因此可以在随后的工艺步骤(例如，对半导体裸片的后侧执行的工艺步骤)中避免半导体裸片的翘曲。在一些实施例中，通过执行等离子切片工艺分离半导体裸片。
69.可选地，如图5k所示，在完成抛光工艺后，将半导体基底300从载体基底370剥离(例如，通过去除粘合剂360)，并将半导体基底300安置于粘胶带390上，然后执行诸如等离子切片的切片工艺，以从半导体基底300分离单个半导体裸片。图5k中的半导体裸片已翻转，例如，半导体裸片303a的前侧表面3032a朝向上方，后侧表面3033a朝向下方，后侧表面3033a上的第三介电层380附接到粘胶带390。
70.本公开提供了一种半导体封装，所述半导体封装中的半导体裸片具有裸片边缘保护层，可以使半导体裸片免受裂纹和金属扩散的风险，从而提高产品良率并降低或避免可靠性故障。
71.本公开还提供了一种半导体封装，所述半导体封装中的半导体裸片具有金属裸片边缘保护层，可以在使半导体裸片免受裂纹和金属扩散的风险的同时实现emi屏蔽。
72.本公开提供了一种半导体裸片分离技术，所述半导体裸片分离技术减轻了与常规切片工艺(例如，刀片切片、激光切片)相关联的各种风险(例如，倾向于产生颗粒污染物，从而降低产品良率和/或可靠性)。本公开的半导体裸片分离技术相对于传统半导体裸片分离技术具有较少的颗粒污染物，可以支持诸如混合键合等新技术。另外，本公开的半导体裸片分离技术可以减少切割道的宽度，从而允许更多的面积用于制备半导体裸片，提高了晶圆的利用率并降低了成本。而且，本领域的半导体裸片分离技术不需要在切割道中使用粘合剂，因此不需要进行去除切割道中的粘合剂工艺，工艺简单并易于清洁。此外，本公开的半导体裸片分离技术能够适用于较为易碎的材料(例如，低k和/或极低k材料)。
73.本说明书中的描述经提供以使所述领域的技术人员能够进行或使用本实用新型。
所属领域的技术人员将易于显而易见对本实用新型的各种修改，且本说明书中所定义的一般原理可应用于其它变化形式而不会脱离本实用新型的精神或范围。因此，本实用新型不限于本说明书所述的实例和设计，而是被赋予与本说明书所揭示的原理和新颖特征一致的最宽范围。