功率半导体器件及芯片的制作方法

1.本实用新型涉及半导体技术领域，具体地，涉及一种功率半导体器件及芯片。


背景技术：

2.功率半导体器件又称为电力电子器件(power electronic device)。典型的功率半导体器件主要包括电力二极管、晶闸管、金属-氧化物-半导体场效晶体管(mosfet，metal-oxide-semiconductor field-effect transistor)。早期功率半导体器件主要用于工业和电力系统。随着以功率mosfet器件为代表的新型功率半导体器件迅速发展，目前功率半导体器件已经在计算机、通行、消费电子、汽车电子为代表的4c行业得到了广泛应用。
3.在大多数情况下，功率半导体器件是被作为开关使用，因此要求其具有较好的耐压，以满足低功率损耗需求。场限环(flr，field limiting ring)是提升功率半导体器件耐压的有效手段。以外延片为例，在常规技术中，首先在外延层表面生长一定厚度的氧化层，然后对氧化层进行图案化处理，以在对应于终端区的氧化层形成多个注入窗口；随后通过注入窗口对外延层进行离子注入，之后高温氧化推结，最终形成多个注入深度一致的场限环。由于终端区通过横向和纵向呈梯度缓慢拉开的设计方法，有效减缓电场集中，使得场限环可提高器件的耐压。
4.但是，上述场限环虽然能满足功率半导体器件的耐压性能，但会导致器件的漏电较大，从而限制了功率半导体器件的应用。


技术实现要素：

5.为解决上述技术问题，本实用新型实施例中提供了一种功率半导体器件及芯片，以在确保耐压的情况下降低漏电。
6.本实用新型第一方面提供的一种功率半导体器件，包括：
7.半导体基板；
8.多个间隔设置的场限环，其中最内侧的场限环定义出元件区；
9.每个场限环包括形成于半导体基板上表面的沟槽，以及自沟槽侧部和底部向半导体基板内延伸的掺杂区，且相邻场限环的掺杂区接触或交叠；
10.其中，相邻两个场限环中，内侧场限环的掺杂区底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区底部距离半导体基板下表面的距离；多个场限环中，至少两个场限环的掺杂区底部距离半导体基板下表面的距离不同。
11.进一步地，随着多个沟槽与元件区的距离由近至远，靠近元件区的沟槽的深度大于或等于远离元件区的沟槽的深度；多个沟槽中，至少有两个沟槽的深度不同。
12.进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的深度呈等差数列排布。
13.进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的宽度由宽至窄。
14.进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的宽度呈等差数列
排布。
15.进一步地，每两个相邻的沟槽的中心位置之间的距离为固定预设值。
16.进一步地，沟槽在半导体基板上表面的投影为多边形环，且多边形的角为倒角；或者，沟槽在半导体基板上表面的投影为圆环形。
17.进一步地，多个沟槽在半导体基板上表面上的投影呈同心排布。
18.进一步地，半导体基板包括衬底和外延层，掺杂区位于外延层中。
19.进一步地，前述场限环还包括位于沟槽中的绝缘层。
20.本实用新型第二方面提供一种芯片，包括第一方面所述的功率半导体器件。
21.本实用新型提供的功率半导体器件，具有以下技术效果：
22.在该功率半导体器件中，每个场限环与元件区的距离均不相同，随着场限环与元件区的距离由近至远，在沟槽底部形成的掺杂区在半导体基板中的深度整体呈减小的趋势。因此，与现有场限环相比，本实用新型中的场限环形成的电场曲率半径更大，从而在提高了功率半导体器件的耐压性能的前提下，还改善了功率半导体器件的漏电问题。
23.进一步的，由于是在沟槽的底部和侧部形成掺杂区，因此可通过控制沟槽的深度、宽度等调整掺杂区的深度，使场限环形成的电场曲率半径可控，从而使功率半导体器件的耐压性能和漏电问题可控。
24.并且，相较于现有技术场限环的掺杂区是对半导体基板上表面进行离子注入和扩散形成，本实用新型中场限环的掺杂区是通过沟槽进行离子注入和扩散形成，即在制作场限环过程中无需在半导体基板表面生长氧化层，可直接向沟槽注入离子并高温推结形成掺杂区，减少了热预算，继而减少了过渡区扩散，进一步提高了功率半导体器件的耐压。
附图说明
25.图1是本实用新型实施例提供的一种功率半导体器件的结构示意图；
26.图2是本实用新型实施例提供的一种功率半导体器件中多个沟槽的示意图；
27.图3至图7是本实用新型实施例提供的一种功率半导体器件在制备过程中部分步骤的结构示意图。
具体实施方式
28.为了能够更加详尽地了解本实用新型实施例的特点与技术内容，下面结合附图对本实用新型实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本实用新型实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或一个以上实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构可以简化展示甚至省略。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。
29.现有技术中，场限环的形成工艺包括在半导体基板表面形成氧化层掩膜，然后进行离子注入和高温推结，从而在半导体基板中形成多个呈同心环排布的掺杂区。其中氧化层掩膜还用于在离子注入过程中保护半导体基板，避免发生损伤。由于此工艺推结后形成的结曲率半径较小，电场密度集中，所以漏电较大。
30.基于此，本实用新型提供一种解决方案，在保证或提高功率半导体器件耐压的基
础上，降低漏电。
31.图1是本实用新型实施例提供的一种功率半导体器件的结构示意图。图1为剖面视图，以元件区(未示出)位于图1右侧进行示例性说明。结合图1所示，本实施例提供的功率半导体器件，包括多个间隔设置的场限环，其中最内侧的场限环定义出元件区；每个场限环包括形成于半导体基板上表面的沟槽30，以及自沟槽30底部和侧部向半导体基板下表面和向沟槽30环侧延伸的掺杂区40，且相邻场限环的掺杂区40接触或交叠；其中，相邻两个场限环中，内侧场限环的掺杂区40底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区40底部距离半导体基板下表面的距离；多个场限环中，至少两个场限环的掺杂区40底部距离半导体基板下表面的距离不同。
32.换言之，在该功率半导体器件中，随着场限环与元件区的距离由近至远，相应掺杂区40的深度大体呈递减趋势。因此，与现有场限环相比，在半导体基板相同的情况下，本实用新型中的场限环形成的电场曲率半径更大，电场密度更小，从而提高了功率半导体器件的耐压性能，并改善了功率半导体器件的漏电问题。
33.本实施例中，掺杂区40的深度，指的是沿半导体基板厚度的方向，掺杂区40底部与半导体基板的上表面之间的距离。
34.本实施例中，由于掺杂区40是通过沟槽30向半导体基板中注入离子并经扩散得到，因此在具体实施过程中，除了通过控制离子注入过程中的注入能量、推结过程中的温度、时间等工艺条件，还可通过控制沟槽30的深度以控制掺杂区40的深度。如图1所示，相邻两个沟槽30中，靠近元件区的沟槽30的深度大于或等于远离元件区的沟槽30的深度；多个沟槽30中，至少有两个沟槽30的深度不同。
35.图2是本实用新型实施例提供的一种功率半导体器件中多个沟槽的示意图，其中阴影部分为半导体基板上未被刻蚀的部分，两个阴影部分之间的空白处为沟槽。图2为剖面视图，以元件区(未示出)位于图2右侧进行示例性说明。结合图2并参考图1，按照沟槽30与元件区的距离由近至远的顺序，多个沟槽30分别记为第1个沟槽、第2个沟槽、
…
、第i-1个沟槽和第i个沟槽。其中第1个沟槽的深度记为d1，第2个沟槽的深度记为d2……
第i-1个沟槽的深度记为d
i-1
，第i个沟槽的深度记为di。其中，di≤d
i-1
且di＜d1，i≥2。
36.具体而言，半导体基板包括元件区以及环绕元件区的终端区，其中元件区指的是形成功率半导体器件功能的区域，比如对于mosfet器件，元件区实际就是有源区。终端区上表面形成有多个沟槽30，沟槽30底部位于半导体基板内；掺杂区40由沟槽30的底部和侧部向周围延伸，即掺杂区40由沟槽30的底部向终端区下表面纵向延伸以及由沟槽30侧部向其周围区域横向延伸，最终相邻掺杂区40之间接触甚至交叠，使所有场限环的掺杂区40形成位于半导体基板内的整个离子掺杂区域。换言之，掺杂区40在终端区上表面的正投影，完全覆盖沟槽30在终端区上表面的正投影，且相邻掺杂区40在终端区上表面的正投影接触或重叠。
37.在该功率半导体器件中，随着沟槽30与元件区的距离由近至远，多个沟槽30的深度整体呈减小的趋势，相应的，掺杂区40在半导体基板中的深度整体也呈减小的趋势。因此，与现有场限环相比，在半导体基板相同的情况下，本实用新型中的场限环形成的电场曲率半径更大，电场密度更小，从而提高了功率半导体器件的耐压性能，并改善了功率半导体器件的漏电问题。
＞d2……
＞d
i-1
＞di。比如第一个沟槽31(对应于图2中的第1个沟槽，以下类似，不赘述)的深度d1大于第二个沟槽32的深度d2、第二个沟槽32的深度d2大于第三个沟槽33的深度d3、第三个沟槽33的深度d3大于第四个沟槽34的深度d4。更进一步地，随着多个沟槽30与元件区的距离由近至远，多个沟槽30的深度呈等差数列排布，例如，第一个沟槽31的深度d1为4微米，第二个沟槽32的深度d2为3微米，第三个沟槽33的深度d3为2微米，第四个沟槽34的深度d4为1微米。
48.相应地，随着多个沟槽30与元件区的距离由近至远，多个掺杂区40在半导体基板中的深度递减，进一步呈等差数列排布。比如第一个掺杂区41在半导体基板中的深度为5微米，第二个掺杂区42在半导体基板中的深度为4微米，第三个掺杂区43在半导体基板中的深度为3微米，第四个掺杂区44在半导体基板中的深度为2微米。这样，多个场限环形成的电场曲线(如图1中环绕掺杂区的波浪线)变化平缓，曲率半径增大，电场线密度降低，进一步地提高了功率半导体器件的耐压，减小了漏电。
49.可选地，随着多个沟槽30与元件区的距离由近至远，多个沟槽30的宽度由宽至窄。具体的，第1个沟槽的宽度记为w1，第2个沟槽的宽度记为w2……
第i-1个沟槽的宽度记为w
i-1
，第i个沟槽的宽度记为wi，其中w1＞w2……
＞w
i-1
＞wi。这样，多个场限环形成的电场曲率半径可进一步增大，一方面提高了功率半导体器件的耐压，另一方面还可以降低漏电。
50.可选地，随着多个沟槽30与元件区的距离由近至远，多个沟槽30的宽度呈等差数列排布。这样，多个场限环形成的电场曲线(如图1中的波浪线)变化平缓，曲率半径增大，电场线密度降低，进一步地提高了耐压，减小了漏电。
51.例如，第一个沟槽31的宽度w1为5.5微米，第二个沟槽32的宽度w2为5微米，第三个沟槽33的宽度w3为4.5微米，第四个沟槽34的宽度w4为4微米。
52.可选地，每两个相邻的沟槽30的中心位置之间的距离为固定预设值。
53.参考图2，按照沟槽与元件区的距离由近至远的顺序，多个沟槽分别记为第1个沟槽、第2个沟槽、
…
、第i-1个沟槽和第i个沟槽。这种情况下，第1个沟槽的中心位置为x1，第1个沟槽的保留宽度(第1个沟槽与第2个沟槽之间的宽度)为w1；第2个沟槽的中心位置为x2，第2个沟槽的保留宽度为w2；
…
；第i-1个沟槽的中心位置为x
i-1
，第i-1个沟槽的保留宽度为w
i-1
；第i个沟槽的中心位置为xi，第i个沟槽的保留宽度为wi。
54.在应用横向变掺杂(vld，variation of lateral doping)的情况下，上述固定预设值满足：
[0055][0056][0057]
其中，a为每两个相邻的沟槽的中心位置之间的距离，x1为第1个沟槽的中心位置，xn为第n个沟槽的中心位置，n≤i；χ为特征扩散长度；d为杂质扩散系数，t为高温推结时间。
[0058]
可选地，上述固定预设值还满足：
[0059][0060]
其中，a为每两个相邻的沟槽的中心位置之间的距离，wi为第i个沟槽的宽度，c0为
vld的最大杂质浓度，xi为第i个沟槽的中心位置，c(xi)为vld的杂质浓度分布函数。
[0061]
采用上述技术方案，可实现vld的任一掺杂浓度分布。
[0062]
下面以半导体基板采用外延片为例，示例性说明前述功率半导体器件的制备方法。
[0063]
结合图3所示，半导体基板包括衬底10以及位于衬底10表面的外延层20。
[0064]
结合图4和图5所示，在外延层20上表面形成掩膜60。具体的，可以首先在半导体基板上表面涂覆光刻胶，然后对光刻胶进行图案化处理，得到掩膜60。其中图4为此步骤的纵向剖视图，图5为此步骤的俯视图。图中外延层20上表面未被掩膜60所覆盖的区域为后续形成沟槽30的区域。
[0065]
如图6所示，利用如图5所示的掩膜对外延层20进行图案化处理，对掩膜60未覆盖的区域进行刻蚀以形成多个沟槽30，并且，越靠近元件区(以元件区位于图6中的右侧为例)，沟槽30的深度越深，沟槽30的宽度越宽。由于负载效应，沟槽30越宽，刻蚀速率越快，所以可以通过控制刻蚀工艺等基于一步刻蚀获得上述形貌。当然，也可以根据实际需求多次刻蚀以获得理想的沟槽30分布。
[0066]
如图7所示，在掩膜60的保护下，通过沟槽30对外延层20进行离子注入，去除掩膜60后进行高温氧化推结，从而形成掺杂区40。图7中环绕掺杂区的波浪线表示电场。
[0067]
进一步参考图7，沟槽30中还填充有绝缘层50，其可以是在高温氧化推结过程中形成的氧化层，该氧化层形成于外延层20表面以及沟槽30中。由于沟槽30内的氧化速率大于外延层20表面的氧化速率，因此最终可形成表面大致平坦的氧化层。当然，绝缘层50也可以采用其它淀积工艺形成，不做特别限定。
[0068]
上述步骤中，在注入离子之前无需在外延层20上形成氧化层以对外延层20进行保护，而是直接在沟槽30内注入离子，减少了热预算，缩减了工艺周期。并且由于减少了热预算，也就减少了过渡区扩散，进一步提高了功率半导体器件的耐压。其中，一般功率半导体器件中的衬底10掺杂浓度高于外延层20的掺杂浓度，所以受高温影响，衬底10中的离子向外延层20中扩散，即为过渡区扩散。
[0069]
从另外一个角度来讲，为获得相同的耐压，本实用新型可适当减小半导体基板的厚度，尤其是可以适当减小外延层20的厚度，这样就使得rdson(电阻)降低。另外，由于外延层20及半导体基板的厚度减小，还有利于实现功率半导体器件的小型化。
[0070]
本实用新型第二方面提供了一种芯片，该芯片包括前述实施例中的功率半导体器件。具体的，芯片可以是将上述功率半导体器件进行封装所获得的产品。
[0071]
在本实用新型的描述中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型而不是要求本实用新型必须以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
[0072]
本实用新型中描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0073]
尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。