三维NAND存储器及其制造方法与流程

三维nand存储器及其制造方法
1.对相关申请的交叉引用以及通过引用并入
2.本技术要求于2021年3月23日提交的中国专利申请no.202110306440.x的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开总体上涉及半导体技术领域，并且更具体地，涉及三维nand闪存存储器及其制造方法。


背景技术：

4.随着存储器器件缩小到更小的管芯尺寸以降低制造成本并增大存储密度，由于工艺技术限制和可靠性问题，平面存储器单元的缩放面临挑战。三维(3d)存储器架构可以解决平面存储器单元的密度和性能限制。
5.在3d nand闪存存储器中，可以垂直堆叠多层存储器单元，从而可以大大增大单位面积的存储密度。垂直堆叠的层数可以大大增加，以进一步增大存储容量。然而，高深宽比结构的制造可能非常具有挑战性。例如，穿过堆叠结构蚀刻沟道孔，其中存储器膜和沟道层可以设置在沟道孔的侧壁上。为了形成至沟道层的源极触点，需要去除沟道孔底部的存储器膜。然而，在不损坏侧壁上的沟道层的情况下从沟道孔的底部去除存储器膜是有问题的。沟道层中的针孔可能导致可靠性问题并降低产品良率。因此，需要提供一种用于形成至沟道层的源极触点的方法。


技术实现要素：

6.本公开描述了三维(3d)存储器器件及其形成方法的实施例。
7.本公开的一个方面提供一种用于形成三维(3d)存储器器件的方法。该方法包括：在衬底上顺序地形成第一蚀刻停止层、第二蚀刻停止层和交替电介质堆叠体；形成穿透交替电介质堆叠体并延伸到衬底中的沟道孔；在沟道孔的侧壁上设置存储器膜并且然后设置沟道层，以形成沟道结构；去除衬底并停止在第一蚀刻停止层上，以暴露存储器膜的延伸到衬底中的部分；去除第一蚀刻停止层以及存储器膜的暴露部分并停止在第二蚀刻停止层上，以暴露沟道层的延伸到衬底中的部分；以及在第二蚀刻停止层的远离交替电介质堆叠体的背面上形成阵列公共源极(acs)以覆盖沟道层的暴露部分。
8.在一些实施例中，第一蚀刻停止层包括氧化硅并且第二蚀刻停止层包括多晶硅。
9.在一些实施例中，衬底包括处理晶片、绝缘体层(例如，牺牲氧化硅层)和半导体层(例如，牺牲多晶硅层)。
10.在一些实施例中，去除衬底并停止在第一蚀刻停止层上包括通过湿法蚀刻去除衬底。
11.在一些实施例中，去除第一蚀刻停止层和存储器膜的暴露部分包括通过湿法蚀刻去除第一蚀刻停止层和存储器膜的暴露部分。
12.在一些实施例中，交替电介质堆叠体包括阶梯区域，并且该方法还包括在阶梯区域中形成虚设沟道孔，其中虚设沟道孔穿透交替电介质堆叠体的至少一部分并延伸到衬底中。
13.在一些实施例中，交替电介质堆叠体包括交替堆叠的第一电介质层和第二电介质层(即，牺牲层)。该方法还包括形成穿透交替电介质堆叠体并延伸到衬底中的缝隙开口，其中缝隙开口远离沟道结构；通过缝隙开口去除牺牲层以形成横向隧道；在横向隧道内部形成导电层；以及在缝隙开口内部设置绝缘材料以形成缝隙结构。
14.在一些实施例中，在横向隧道内部形成导电层包括在横向隧道和缝隙开口的侧壁上设置栅极电介质层；以及在横向隧道内部的栅极电介质层上设置栅极粘附层。
15.在一些实施例中，衬底还包括被绝缘层覆盖的外围区域。该方法还包括在外围区域中形成穿透前绝缘层并延伸到衬底中的穿硅过孔(tsv)。
16.在一些实施例中，形成tsv包括形成覆盖tsv的侧壁的tsv界面层。
17.在一些实施例中，该方法还包括通过湿法蚀刻工艺顺序地去除衬底和第一蚀刻停止层以暴露虚设沟道孔的延伸到衬底中的部分、缝隙结构的延伸到衬底中的部分、以及tsv的延伸到衬底中的部分。
18.在一些实施例中，在第二蚀刻停止层的背面上形成acs包括设置acs以覆盖虚设沟道孔的延伸到衬底中的暴露部分、缝隙结构的延伸到衬底中的暴露部分、以及tsv的延伸到衬底中的暴露部分。
19.在一些实施例中，形成acs还包括：在第二蚀刻停止层的背面上设置第一多晶硅层；对第一多晶硅层进行掺杂和退火；在第一多晶硅层的远离交替电介质堆叠体的背面上设置第二多晶硅层；以及对第二多晶硅层进行掺杂和退火。
20.在一些实施例中，该方法还包括在acs的远离交替电介质堆叠体的背面上形成层间电介质层。
21.在一些实施例中，形成层间电介质层包括在acs的远离交替电介质堆叠体的背面上形成电介质填充层；在电介质填充层中形成穿透acs的背面深沟槽隔离部(bdti)；去除电介质填充层的对应于沟道结构的部分以形成第一接触开口以暴露acs；以及去除电介质填充层的对应于tsv的部分以形成第二接触开口以暴露tsv。
22.在一些实施例中，该方法还包括在层间电介质层上形成远离交替电介质堆叠体的背面互连层。
23.在一些实施例中，形成背面互连层包括在第一接触开口和第二接触开口内部设置导电材料并覆盖层间电介质层的远离交替电介质堆叠体的背面以在第一接触开口内部形成acs接触结构并且在第二接触开口内部形成tsv接触结构；以及在acs接触结构与tsv接触结构之间形成隔离间隔。
24.本公开的另一方面提供了一种三维(3d)存储器器件。3d存储器器件包括阵列公共源极(acs)；acs的第一侧上的交替导电层和电介质层的膜堆叠体；以及穿透膜堆叠体并延伸到acs中的沟道结构。每个沟道结构包括芯填充膜；覆盖芯填充膜的侧壁的沟道层；以及设置在沟道层的穿透膜堆叠体的部分上的存储器膜。acs围绕沟道层的从膜堆叠体延伸到acs中的部分，使得acs连接到沟道层的从膜堆叠体延伸到acs中的部分。
25.在一些实施例中，acs包括p型或n型掺杂多晶硅层。
26.在一些实施例中，交替导电层和电介质层的膜堆叠体包括阶梯区域。
27.在一些实施例中，3d存储器器件还包括穿透膜堆叠体的至少一部分并延伸到acs中的虚设沟道孔。acs围绕虚设沟道孔的从膜堆叠体延伸到acs中的部分。
28.在一些实施例中，3d存储器器件还包括穿透膜堆叠体并延伸到acs中的缝隙结构(即，栅极线缝隙)。缝隙结构远离沟道结构，并且acs围绕缝隙结构的从膜堆叠体延伸到acs的一部分。
29.在一些实施例中，缝隙结构包括设置在缝隙结构的侧壁上的栅极电介质层。
30.在一些实施例中，膜堆叠体还包括覆盖导电层的侧壁的栅极电介质层。膜堆叠体还包括设置在栅极电介质层和导电层之间的栅极粘附层。
31.在一些实施例中，3d存储器器件还包括被绝缘层覆盖的外围区域。外围区域在acs的更靠近膜堆叠体的正面上。3d存储器器件还包括穿透外围区域中的绝缘层的穿硅过孔(tsv)。tsv不与acs接触。
32.在一些实施例中，tsv包括tsv界面层。
33.在一些实施例中，3d存储器器件还包括在acs的远离膜堆叠体的背面上的层间电介质层。
34.在一些实施例中，层间电介质层包括穿透具有tsv的区域中的acs的背面深沟槽隔离部(bdti)。
35.在一些实施例中，3d存储器器件还包括在层间电介质层的远离膜堆叠体的背面上的背面互连层。背面互连层包括连接到acs并对应于沟道结构的acs接触结构；连接到tsv的tsv接触结构；以及位于tsv接触结构和acs接触结构之间的隔离间隔。
36.本公开的又一方面提供了一种存储器存储系统。存储器存储系统包括三维(3d)nand存储器，其中3d nand存储器包括：阵列公共源(acs)；以及交替导电层和电介质层的膜堆叠体，其包括交替堆叠在acs的第一侧上的导电层和第一电介质层。3d nand存储器还包括设置在acs的与第一侧相对的第二侧上的背面互连层，其中背面互连层包括acs接触结构。3d nand存储器还包括穿透膜堆叠体的存储器串，其中存储器串包括沟道层，该沟道层具有被存储器膜覆盖的第一部分、以及与acs接触并电连接到acs接触结构的第二部分。
37.根据本公开的描述、权利要求和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
38.并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
39.图1示出了根据本公开的一些实施例的示例性三维(3d)存储器管芯的示意性自顶向下视图。
40.图2示出了根据本公开的一些实施例的3d存储器管芯的区域的示意性自顶向下视图。
41.图3示出了根据本公开的一些实施例的示例性3d存储器阵列结构的一部分的透视图。
42.图4示出了根据本公开的一些实施例的用于形成3d存储器器件的方法。
43.图5、图6a-6b、图7-16示出了根据本公开的一些实施例的在特定工艺步骤处的3d存储器结构的截面图。
44.图17和图18a-18b示出了根据本公开的一些实施例的具有一个或多个存储器芯片的存储系统。
45.图19示出了根据本公开的一些实施例的三维(3d)存储器管芯的示意图。
46.从下面结合附图阐述的具体实施方式中，本发明的特征和优点将变得更加明显，在附图中类似的附图标记始终标识对应的元件。在附图中，类似的附图标记通常指示相同、功能相似、和/或结构相似的元件。元件第一次出现的图由对应的附图标记中最左边的(多个)数字指示。
47.将参考附图来描述本公开的实施例。
具体实施方式
48.尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下可以使用其他构造和布置。对于相关领域的技术人员来说显而易见的是，本公开也可以用于各种其他应用中。
49.注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但不一定每一个实施例都包括该特定特征、结构或特性。此外，这种短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，结合其他实施例(无论是否明确描述)影响这种特征、结构或特性将在相关领域技术人员的知识范围内。
50.通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
51.应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义。此外，“上方”或“之上”不仅意味着在某物“上方”或“之上”，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
52.此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或工艺步骤中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
53.如本文所用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶面通常是形成半导体器件的地方，因此除非另有说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底表面与衬底的顶表面相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬
底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
54.如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底并且顶侧相对远离衬底。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连接入(via))和一个或多个电介质层。
55.在本公开中，为了便于描述，“台阶”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“台阶”，字线和下面的绝缘层可以一起被称为“台阶”，基本上相同高度的字线可以被称为“字线台阶”或类似物，等等。
56.如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的
±
10％、
±
20％或
±
30％)内变化。
57.在本公开中，术语“水平/水平地/横向/横向地”是指标称上平行于衬底的横向表面，并且术语“垂直”或“垂直地”是指标称上垂直于衬底的横向表面。
58.如本文所用，术语“3d存储器”是指一种三维(3d)半导体器件，其在横向取向的衬底上具有垂直取向的存储器单元晶体管串(本文中被称为“存储器串”，例如nand串)，使得存储器串在相对于衬底的垂直方向上延伸。
59.图1示出了根据本公开的一些实施例的示例性三维(3d)存储器器件100的自顶向下视图。诸如3d nand闪存存储器的3d存储器器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储器面101，每个存储器面可以包括多个存储器块103。可以在每个存储器面101上进行相同和并发的操作。存储器块103的尺寸可以是兆字节(mb)，其是执行擦除操作的最小尺寸。如图1所示，示例性3d存储器器件100包括四个存储器面101，并且每个存储器面101包括六个存储器块103。每个存储器块103可以包括多个存储器单元，其中每个存储器单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直布局(例如，分别在行和列中)，以形成金属线阵列。位线和字线的方向在图1中被标记为“bl”和“wl”。在本公开中，存储器块103也被称为“存储器阵列”或“阵列”。存储器阵列是存储器器件中的核心区域，其执行存储功能。
60.3d存储器器件100还包括外围区域105，其是围绕存储器面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如，页缓冲器、行和列解码器和感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域的普通技术人员来说是显而易见的。
61.注意，图1所示的3d存储器器件100中的存储器面101的布置以及每个存储器面101
中的存储器块103的布置仅用作示例，并不限制本公开的范围。
62.参考图2，示出了根据本公开的一些实施例的图1中的区域108的放大的自顶向下视图。3d存储器器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储器单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的接触结构214的阵列。在一些实施例中，在wl方向上延伸跨过沟道结构区域211和阶梯区域210的多个缝隙结构216可以将存储器块划分成多个存储器指状物218。至少一些缝隙结构216可以用作用于沟道结构区域211中的存储器串212的阵列的公共源极触点(例如，阵列公共源极或acs)。顶部选择栅极切口220可以设置在例如每个存储器指状物218的中间以将存储器指状物218的顶部选择栅极(tsg)划分成两个部分，从而可以将存储器指状物划分成两个存储器片224，其中存储器片224中的共享相同字线的存储器单元形成可编程(读取/写入)存储器页。虽然3d nand存储器的擦除操作可以在存储器块级别执行，但读取和写入操作可以在存储器页级别执行。存储器页的尺寸可以是千字节(kb)。在一些实施例中，区域108还包括虚设存储器串222，其用于在制造期间的工艺变化控制和/或用于附加的机械支撑。
63.图3示出了根据本公开的一些实施例的示例性三维(3d)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的下部选择栅极(lsg)332的台阶、以及控制栅极333的多个台阶，控制栅极333也被称为“字线(wl)”，其堆叠在lsg 332的顶部以形成交替导电层和电介质层的膜堆叠体335。为清楚起见，未在图3中示出与控制栅极的台阶相邻的电介质层。
64.每个台阶的控制栅极由穿过膜堆叠体335的缝隙结构216-1和216-2分开。存储器阵列结构300还包括在控制栅极333的堆叠体之上的顶部选择栅极(tsg)334的台阶。tsg 334、控制栅极333和lsg 332的堆叠体也被称为“栅电极”。存储器阵列结构300还包括在衬底330的处于相邻lsg 332之间的部分中的存储器串212和掺杂源极线区域344。每个存储器串212包括延伸穿过绝缘膜331和交替导电层和电介质层的膜堆叠体335的沟道孔336。存储器串212还包括在沟道孔336的侧壁上的存储器膜337、存储器膜337之上的沟道层338、以及被沟道层338围绕的芯填充膜339。存储器单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)和存储器串212的交叉处。沟道层338响应于相应控制栅极的一部分也被称为存储器单元的沟道层338。存储器阵列结构300还包括多条位线(bl)341，其在tsg 334之上与存储器串212连接。存储器阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状以允许电连接到栅电极的每一台阶。
65.在图3中，为了说明的目的，控制栅极的三个台阶333-1、333-2和333-3与tsg 334的一个台阶和lsg 332的一个台阶一起示出。在该示例中，每个存储器串212可以包括三个存储器单元340-1、340-2和340-3，其分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储器单元的数量可以多于三个以增大存储容量。存储器阵列结构300还可以包括其他结构，例如tsg切口、公共源极触点(即，阵列公共源极)和虚设存储器串。为简单起见未在图3中示出这些结构。
66.图4示出了根据本公开的一些实施例的用于形成三维(3d)存储器器件的方法400。应理解，方法400中所示的工艺步骤并非穷尽的，并且也可以在任何所示步骤之前、之后或
之间执行其他步骤。在一些实施例中，方法400的一些工艺步骤可以被省略，或者还可以包括其他工艺步骤，为简单起见而没有描述这些其他工艺步骤。在一些实施例中，可以以不同的顺序和/或以变化的方式执行方法400的工艺步骤。
67.图5、图6a-6b、图7-16示出了在根据方法400的特定工艺步骤处的3d存储器器件的示例性结构。
68.参考图4，在工艺步骤s405，可以在衬底上设置第一蚀刻停止层和第二蚀刻停止层。根据工艺步骤s405，图5中示出了示例性3d存储器结构500的截面图。
69.如图5所示，3d存储器结构500包括设置在衬底330上的第一蚀刻停止层550和第二蚀刻停止层552。
70.衬底330可以提供用于形成后续结构的平台。在一些实施例中，衬底330可以是具有任何合适的半导体材料的任何合适的半导体衬底，例如单晶、多晶或单一晶体半导体。例如，衬底330可以包括硅、硅锗(sige)、锗(ge)、砷化镓(gaas)、氮化镓、碳化硅、iii-v族化合物、ii-vi族化合物或其任何组合。
71.在一些实施例中，衬底330可以具有复合结构并且包括形成在处理晶片545上的半导体层547。衬底330还包括位于半导体层547和处理晶片545之间的绝缘体层546。处理晶片545可以包括玻璃、塑料或另一半导体衬底。半导体层547可以包括任何合适的单晶、多晶或单一晶体半导体，例如，硅、硅锗(sige)、锗(ge)、砷化镓(gaas)、氮化镓、碳化硅、iii-v族化合物、ii-vi化合物或其任何组合。绝缘体层546可以包括氧化硅、氮化硅、氮氧化硅、teos或其任何组合。在一些实施例中，绝缘体层546是氧化硅并且也被称为牺牲氧化硅层。在一些实施例中，半导体层547是多晶硅并且也被称为牺牲多晶硅层。在一些实施例中，衬底330可以是绝缘体上硅(soi)、绝缘体上锗(goi)或绝缘体上硅锗(sgoi)，其中半导体层547可以是晶体硅、晶体锗或晶体硅锗。
72.在一些实施例中，可以通过使用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、快速热化学气相沉积(rtcvd)、低压化学气相沉积(lpcvd)、溅射、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、高密度等离子体cvd(hdp-cvd)、溅射、蒸发和/或其组合的沉积方法将半导体层547设置在绝缘体层546和处理晶片545上。在一些实施例中，半导体层547可以通过晶片键合、simox等形成在绝缘体层546和处理晶片545上。
73.衬底330的前表面330f在本文中也被称为衬底的“主表面”或“顶表面”。材料层可以设置在衬底330的前表面330f上。“最顶部”或“上部”层是离衬底的前表面330f最远或较远的层。“最底部”或“下部”层是最接近或较接近衬底的前表面330f的层。
74.在工艺步骤s405，第一蚀刻停止层550可以形成在衬底330的前表面330f上，并且第二蚀刻停止层552可以形成在第一蚀刻停止层550上。在实施例中，第一蚀刻停止层550和第二蚀刻停止层552可以形成在衬底330的半导体层547上。第一蚀刻停止层550和第二蚀刻停止层552在平行于衬底330的前表面330f的横向方向上延伸。
75.第一蚀刻停止层550和第二蚀刻停止层552可以用作后续蚀刻工艺中的蚀刻停止层。第一蚀刻停止层550和第二蚀刻停止层552可以通过诸如cvd、pvd、ald、溅射、蒸发和/或其任何组合的薄膜沉积工艺来设置。在一些实施例中，第一蚀刻停止层550可以包括氧化硅、氮化硅、氮氧化硅、teos等。在一些实施例中，第二蚀刻停止层552可以包括非晶硅或多晶硅。应当注意，第一蚀刻停止层550和第二蚀刻停止层552可以包括相对于待蚀刻材料具
有预定蚀刻选择性(即蚀刻速率比)的任何合适材料。
76.参考图4，在工艺步骤s410，可以在衬底之上的第二蚀刻停止层上设置交替电介质堆叠体。在工艺步骤s415，可以在交替电介质堆叠体中形成阶梯结构。在工艺步骤s420，绝缘层可以设置在衬底之上，覆盖阶梯结构和交替电介质堆叠体。根据工艺步骤s410-s420，在图6a中示出了示例性3d存储器结构600的截面图。
77.如图6a所示，3d存储器结构600包括交替电介质堆叠体654，其具有交替堆叠在第二蚀刻停止层552上的第一电介质层656和第二电介质层658。
78.在一些实施例中，交替电介质堆叠体654包括沿着垂直于衬底330的前表面330f的垂直方向(即，z方向)交替堆叠的多个电介质层对，其中每个电介质层对包括第一电介质层656(也称为“电介质层”)和不同于第一电介质层656的第二电介质层658(也称为“牺牲层”)。交替电介质堆叠体654在平行于衬底330的前表面330f的横向方向上延伸。
79.在交替电介质堆叠体654中，第一电介质层656和第二电介质层658在垂直于衬底330的垂直方向上交替。换言之，每个第二电介质层658可以夹在两个第一电介质层656之间，并且每个第一电介质层656可以夹在两个第二电介质层658之间(除了最底层和最顶层)。
80.交替电介质堆叠体654的形成可以包括将第一电介质层656设置为均具有相同的厚度或具有不同的厚度。第一电介质层656的示例性厚度可以在从10nm到500nm的范围内，优选地大约25nm。类似地，第二电介质层658可以均具有相同的厚度或具有不同的厚度。第二电介质层658的示例性厚度可以在从10nm到500nm的范围内，优选地大约35nm。应当理解的是，图6a中的电介质层对的数量仅用于说明目的，并且在交替电介质堆叠体654中可以包括任何合适数量的层。
81.在一些实施例中，第一电介质层656包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos或结合有f-、c-、n-和/或h-的氧化硅。第一电介质层656还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一电介质层656可以是上述材料的任何组合。
82.第一电介质层656的形成可以包括任何合适的沉积方法，例如化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、快速热化学气相沉积(rtcvd)、低压化学气相沉积(lpcvd)、溅射、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、高密度等离子体cvd(hdp-cvd)、溅射、蒸发、热氧化、氮化、任何其他合适的沉积方法和/或其组合。
83.在一些实施例中，第二电介质层658包括与第一电介质层656不同并且可以相对于第一电介质层656被选择性地去除的任何合适的材料。例如，第二电介质层658可以包括硅氧化物、氮氧化硅、氮化硅、teos、多晶硅、多晶锗、多晶锗硅及其任何组合。在一些实施例中，第二电介质层658还包括非晶半导体材料，例如非晶硅或非晶锗。第二电介质层658可以使用与第一电介质层656类似的技术来设置，所述技术例如cvd、pvd、ald、溅射、蒸发、热氧化或氮化、或其任何组合。
84.在一些实施例中，第一电介质层656可以是氧化硅并且第二电介质层658可以是氮化硅。
85.在一些实施例中，交替电介质堆叠体654可以包括除第一电介质层656和第二电介质层658之外的层，并且可以由不同的材料和/或以不同的厚度制成。
86.如图6a所示，3d存储器结构600还包括阶梯结构657，其具有在阶梯区域210中的交替电介质堆叠体654中形成的多个阶梯台阶659。阶梯台阶659或“阶梯层”是指在平行于衬底表面330f的表面中具有相同的横向尺寸的层堆叠体。每个阶梯台阶659终止于比下面的阶梯台阶更短的长度处，具有在图6a中所示的横向尺寸“a”。
87.在一些实施例中，每个阶梯台阶659包括一对第一电介质层656和第二电介质层658。在一些实施例中，每个阶梯台阶659可以包括两对或更多对第一电介质层656和第二电介质层658。如图6a所示，每个阶梯台阶659包括一对第一电介质层656和第二电介质层658，其中第二电介质层658位于第一电介质层656的顶部。每个阶梯台阶659暴露第二电介质层658的处于交替电介质堆叠体654的端部的部分。
88.阶梯结构657可以通过在交替电介质堆叠体654上施加重复的蚀刻修整工艺来形成。蚀刻修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除具有暴露表面的阶梯台阶659的一部分。阶梯台阶659的被阶梯台阶的上部层级覆盖或者被图案化掩模覆盖的剩余部分不被蚀刻。蚀刻深度为阶梯台阶659的厚度。在一些实施例中，阶梯台阶659的厚度为一对第一电介质层656和第二电介质层658的厚度。用于第一电介质层656的蚀刻工艺可以在第二电介质层658之上具有高选择性，和/或反之亦然。因此，下面的电介质层对可以用作蚀刻停止层。通过为每一层切换蚀刻工艺，阶梯台阶659可以在一个蚀刻循环期间被蚀刻。并且结果，可以在每个蚀刻修整循环期间形成阶梯台阶659之一。
89.在一些实施例中，可以使用诸如反应离子蚀刻(rie)或其他干法蚀刻工艺的各向异性蚀刻来蚀刻阶梯台阶659。在一些实施例中，第一电介质层656是氧化硅。在该示例中，氧化硅的蚀刻可以包括使用基于氟的气体的rie，基于氟的气体例如是碳-氟(cf4)、六氟乙烷(c2f6)、chf3或c3f6和/或任何其他合适的气体。在一些实施例中，氧化硅层可以通过诸如氢氟酸或氢氟酸和乙二醇的混合物的湿化学试剂来去除。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，第二电介质层658是氮化硅。在该示例中，氮化硅的蚀刻可以包括使用o2、n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。去除单个层堆叠体的方法和蚀刻剂不应受到本公开的实施例的限制。
90.修整工艺包括在图案化掩模上施加合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得图案化掩模可以被横向拉回。横向拉回尺寸确定了阶梯结构657的每个台阶的横向尺寸“a”。在修整图案化掩模之后，最顶部的阶梯台阶659的一部分被暴露并且最顶部的阶梯台阶659的另一部分保持被图案化掩模覆盖。蚀刻修整工艺的下一循环随着蚀刻工艺重新开始。在一些实施例中，图案化掩模修整工艺可以包括干法蚀刻，例如使用o2、ar、n2等的rie。注意，3d存储器结构600中的阶梯结构的数量和电介质层对的数量不限于本文的示例。
91.如图6a所示，3d存储器结构600还包括设置在衬底之上的绝缘层660，其覆盖阶梯结构657、交替电介质堆叠体654和第二蚀刻停止层552的一部分。绝缘层660可以包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos、旋涂玻璃、诸如碳掺杂氧化物(cdo或sioc或sioc:h)的低k电介质材料、或氟掺杂的氧化物(siof)等。绝缘层660可以通过cvd、pvd、ald、溅射、蒸发等来设置。在一些实施例中，绝缘层660可以在阶梯结构657和交替电介质堆叠体654之上具有平面的顶表面。绝缘层660可以使用cmp和/或rie回蚀刻来平坦化。
92.在一些实施例中，在设置绝缘层660之前，可以在阶梯结构和交替电介质堆叠体上
设置阻挡层(图6a中未示出)。阻挡层可以在两个横向表面和垂直侧壁上覆盖阶梯结构657和交替电介质堆叠体654。横向表面和垂直侧壁上的阻挡层可以具有相同或不同的厚度。阻挡层可以用作用于在阶梯台阶上形成接触结构的蚀刻停止部。
93.在工艺步骤s420完成时，在阶梯区域210中形成阶梯结构657，其可以用于在后续工艺中形成至字线的电触点。在外围区域105中，绝缘层660覆盖第一/第二蚀刻停止层550/552和衬底330，其中可以在后续工艺中形成至外围电路的电触点。在一些实施例中，外围器件可以形成在衬底330的前表面330f上的外围区域105中。外围器件可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(mosfet)、二极管、电阻器、电容器等。外围器件可以用于设计支持存储器核的存储功能的数字、模拟和/或混合信号电路，例如行和列解码器、驱动器、页缓冲器、感测放大器、定时和控制装置。
94.图6b示出了根据本公开的一些实施例的外围区域105中的示例性外围电路600b。外围电路600b可以是图6a所示的3d存储器结构600的一部分。外围电路600b可以在设置交替电介质堆叠体654之前形成。外围电路600b也可以在形成阶梯结构657之后形成。注意，在外围区域105中形成外围电路600b和在阶梯区域210中形成阶梯结构657的顺序不限于以上讨论的示例。
95.外围电路600b可以包括在衬底330(例如，半导体层547)的前表面上的一个或多个外围器件50。外围器件50可以形成于衬底330“上”，其中外围器件50的全部或部分形成于衬底330中(例如，在衬底330的前表面330f下方)及/或直接形成于衬底330上。外围器件50可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(mosfet)、双极结型晶体管(bjt)、二极管、电阻器、电容器、电感器等。在半导体器件中，p型和/或n型mosfet(即cmos)广泛应用于逻辑电路设计中，并在本公开中用作外围器件50的示例。
96.外围器件50可以是p沟道mosfet或n沟道mosfet，并且可以包括但不限于由浅沟槽隔离(sti)52包围的有源器件区域、形成在有源器件区域中的具有n型或p型掺杂的阱54、包括栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠体56。外围器件50还可以包括源极/漏极延伸部和/或晕环区域(图6b中未示出)、栅极间隔体58和位于栅极堆叠体的每一侧上的源极/漏极60。外围器件50还可以包括处于源极/漏极的顶部的硅化物接触区域(未示出)。其他已知的器件也可以形成在衬底330上。外围器件50的结构和制造方法是本领域技术人员已知的，并且整体并入本文中。
97.外围器件50可以形成在具有平面有源器件区域(如图6b所示)的衬底330上，其中mosfet的沟道和电流流动的方向平行于衬底330的前表面330f。在一些实施例中，外围器件50也可以形成在具有3d有源器件区域的衬底330上，例如所谓的“finfet”，其形状类似“鳍”(未示出)，其中mosfet的栅极堆叠体包裹在鳍周围，并且mosfet的沟道沿鳍的三个侧面(顶部和栅极下方的两个侧壁)存在。finfet器件的结构和方法是本领域技术人员已知的，并且在本公开中不再进一步讨论。
98.在一些实施例中，外围电路600b可以包括外围器件50上方的外围互连层62，以在不同外围器件50和外部器件(例如，电源、另一芯片、i/o器件、等等)之间提供电连接。在一些实施例中，外围互连层62可以形成在绝缘层660中。在一些实施例中，外围互连层62可以形成在与图6a中的绝缘层660不同的绝缘层中。
99.外围互连层62可以包括一个或多个互连结构，例如一个或多个垂直接触结构64和
一个或多个横向导电线66。接触结构64和导电线66可以广泛地包括任何合适类型的互连，例如中端工艺(mol)互连和后端工艺(beol)互连。外围电路600b中的接触结构64和导电线66可以包括任何合适的导电材料，例如钨(w)、钴(co)、铜(cu)、钛(ti)、钽(ta)、铝(al)、氮化钛(tin)、氮化钽(tan)、镍、硅化物(wsi
x
、cosi
x
、nisi
x
、alsi
x
等)、金属合金或其任何组合。导电材料可以通过一种或多种薄膜沉积工艺沉积，所述薄膜沉积工艺例如化学气相沉积(cvd)、等离子体增强cvd(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀、化学镀、溅射、蒸发或其任何组合。
100.在图6b中，作为示例示出两个导电层级70-1和70-2(也称为“金属层级”)，其中每个金属层70级(例如，70-1或70-2)包括接触结构64和导电线66。相同金属层级的导电线66位于距衬底330相同距离处。外围电路600b的金属层级70的数量不受限制，并且可以是针对3d存储器的性能进行优化的任何数量。
101.可以通过从外围电路600b的底部到顶部堆叠金属层级70来形成外围互连层62。在图6b的外围电路600b的示例中，可以首先形成底部金属层级70-1，然后可以在底部金属层级70-1的顶部形成上部金属层级70-2。
102.在一些实施例中，外围电路600b还包括一个或多个衬底触点72，其中衬底触点72提供到衬底330的电连接。衬底触点72可以包括具有垂直接触结构64和横向导电线66的多个台阶的一个或多个导电层70。在图6b中，作为示例示出了具有接触结构和导电线的一个台阶的衬底触点72，其中衬底触点72的垂直接触结构延伸穿过绝缘层660并且电接触衬底330。
103.然而，外围器件50不限于mosfet。可以通过不同的掩模设计和布局在mosfet制造期间同时形成诸如二极管、电阻器、电容器、电感器、bjt等的其他器件的结构。为了形成除mosfet之外的器件，可以在mosfet的工艺流程中添加或修改工艺步骤，例如获得不同掺杂剂分布、膜厚度或材料堆叠体等的工艺。在一些实施例中，除mosfet之外的外围器件50还可以使用额外的设计和/或光刻掩模层级来制造，以实现特定的电路要求。外围器件50可以用于形成用于外围电路600b的操作的任何数字、模拟和/或混合信号电路。外围电路600b可以执行例如存储器阵列数据的行/列解码、定时和控制、读取、写入和擦除等。
104.参考图4，在工艺步骤s425，可以分别在沟道结构区域和阶梯区域中形成多个沟道孔和多个虚设沟道孔。存储器膜和沟道层可以设置在每个沟道孔的侧壁上。根据工艺步骤s425，图7中示出了示例性3d存储器结构700的截面图。
105.如图7所示，3d存储器结构700包括在沟道结构区域211中的多个沟道孔336。多个沟道孔336垂直穿透绝缘层660和交替电介质堆叠体654。在一些实施例中，多个沟道孔336336进一步穿透第二蚀刻停止层552和第一蚀刻停止层550并延伸到衬底330中，例如，延伸到半导体层547中。
106.用于形成沟道孔336的技术可以包括诸如光刻和蚀刻的工艺。形成沟道孔336的蚀刻工艺还可以包括干法蚀刻、湿法蚀刻或其组合。在一些实施例中，可以使用诸如反应离子蚀刻(rie)的各向异性蚀刻来蚀刻交替电介质堆叠体654。在一些实施例中，可以使用基于氟或氯的气体，例如碳氟(cf4)、六氟乙烷(c2f6)、chf3、c3f6、cl2、bcl3等、或其任何组合。用于蚀刻第一电介质层656和第二电介质层658的方法和蚀刻剂不应受到本公开实施例的限制。在一些实施例中，半导体层547可以在沟道孔336的蚀刻工艺期间用作蚀刻停止部，使得沟
道孔336不会进一步延伸到绝缘体层546和操作晶片545中。
107.在形成沟道孔336之后，存储器膜337可以设置在沟道孔336的侧壁上。在一些实施例中，存储器膜337可以是复合层，包括隧穿层3373、存储层3372(也称为“电荷陷阱/存储层”)和阻挡层3371。在一些实施例中，隧穿层3373、存储层3372和阻挡层3371沿着从沟道孔336的中心朝向沟道孔336的外部的方向按上述顺序布置。隧穿层3373可以包括氧化硅、氮化硅或其任何组合。阻挡层3371可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层3372可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储器膜337包括ono电介质(例如，包括氧化硅的隧穿层3373、包括氮化硅的存储层3372和包括氧化硅的阻挡层3371)。存储器膜337可以通过使用诸如ald、cvd、pvd、溅射或任何其他合适的工艺的薄膜沉积工艺形成。在一些实施例中，存储器膜337的厚度可以在从大约10nm到大约50nm的范围内。
108.接下来，沟道层338和芯填充膜339可以设置在沟道孔336中，其中沟道层338覆盖沟道孔336内部的存储器膜337的侧壁。沟道层338可以是任何合适的半导体材料，例如硅。在一些实施例中，沟道层338可以是非晶硅、多晶硅或单晶硅。沟道层338可以通过包括但不限于cvd、pvd、ald、溅射、蒸发或其组合的任何合适的薄膜沉积工艺形成。在一些实施例中，沟道层338的厚度可以在从大约10nm到大约30nm的范围内。
109.在一些实施例中，芯填充膜339可以被设置为填充沟道孔336以形成沟道结构761。在一些实施例中，芯填充膜339的中间可以包括一个或多个接缝860。芯填充膜339可以是任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)、氟掺杂的氧化物(siof)或其任何组合。芯填充膜339可以通过使用例如ald、pvd、cvd、旋涂、溅射或任何其他合适的膜沉积技术来沉积。芯填充膜339也可以通过使用重复的沉积和回蚀刻工艺来形成。回蚀刻工艺可包括但不限于湿法蚀刻、干法蚀刻或其组合。在一些实施例中，可以在芯填充膜339中形成一个或多个接缝以减少机械应力。
110.在一些实施例中，3d存储器结构700还包括在沟道结构761的顶部部分的沟道顶部插塞762。沟道顶部插塞762可以与沟道孔336内部的沟道层338形成电接触。沟道顶部插塞762可以是非晶硅或多晶硅，并且可以包括金属、金属合金和/或金属硅化物，例如钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。沟道顶部插塞762可以通过凹陷蚀刻工艺随后通过薄膜沉积来形成。凹陷蚀刻工艺包括湿法蚀刻、干法蚀刻或其组合。薄膜沉积包括cvd、pvd、ald、溅射或任何其他合适的工艺。
111.在一些实施例中，3d存储器器件700还可以包括在沟道结构761的底部的外延插塞(未示出)。外延插塞可以包括任何合适的半导体材料，例如硅、硅锗、锗、砷化镓、氮化镓、iii-v族化合物或其任何组合。外延插塞可以从衬底330(例如，半导体层547)外延生长。在一些实施例中，外延插塞还可以包括多晶半导体材料，例如多晶硅。在一些实施例中，可以去除存储器膜337的处于沟道孔336的底部的部分，使得沟道层338可以直接接触外延插塞。
112.注意，沟道结构区域211中的沟道结构761的数量和布置可以根据实际的存储需求进行设计，并且不限于图7所示的示例。如先前关于图2所讨论的，沟道结构区域211为三维存储器提供存储功能。
113.如图7所示，3d存储器结构700还包括阶梯区域210中的多个虚设沟道孔(dch)764。
dch 764穿透绝缘层660、阶梯结构657的一部分(即，交替电介质堆叠体654的一部分)、第二蚀刻停止层552和第一蚀刻停止层550，并延伸到衬底330(例如，半导体层547)中。dch 764的形成包括光刻和蚀刻，其中蚀刻工艺可以包括干法蚀刻、湿法蚀刻和/或它们的组合。在一些实施例中，用于dch 764的蚀刻工艺包括诸如rie的各向异性蚀刻。
114.在形成dch 764之后，可以将dch填充物765设置在dch 764内部以形成虚设沟道结构763。dch填充物765包括任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、teos、高-k电介质材料(al2o3、hfo2、ta2o3、zro2、la2o3等)或其任何组合。dch填充物765可以通过诸如cvd、ald、pvd、溅射、蒸发等的任何合适的薄膜沉积技术来设置。在一些实施例中，可以在dch填充物765中形成一个或多个接缝以减少机械应力。在阶梯区域210中形成的虚设沟道结构763可以被配置为在后续工艺中为3d存储器结构提供机械支撑。
115.在一些实施例中，沟道结构761和虚设沟道结构763可以被平坦化以具有共面的表面。平坦化工艺包括rie回蚀刻、cmp或其组合。
116.3d存储器结构700还包括第一覆盖层766，其设置在绝缘层660上以覆盖沟道结构区域211中的沟道结构761和阶梯区域210中的虚设沟道结构763。第一覆盖层766可以包括氧化硅、氮化硅、氮氧化硅、teos或其组合。第一覆盖层766可以通过cvd、pvd、ald、溅射等来沉积。
117.参考图4，在工艺步骤s430，可以在交替电介质堆叠体中形成栅极线缝隙(gls)开口。在工艺步骤s435，交替电介质堆叠体中的第二电介质层可以被导电层替换以形成交替导电层和电介质层的膜堆叠体。在工艺步骤s440，gls填充物可以设置在gls开口内部以形成gls。根据工艺步骤s430-s440，图8中示出了示例性3d存储器结构800的截面图。
118.如图8所示，3d存储器结构800包括形成在交替电介质堆叠体654中的栅极线缝隙(gls)开口869。gls开口869穿透绝缘层660和交替电介质堆叠体654。在一些实施例中，gls开口869也穿透第二蚀刻停止层552和第一蚀刻停止层550，并进一步延伸到衬底330中(例如，延伸到半导体层547中)。gls开口869可以通过光刻工艺和蚀刻工艺形成。蚀刻工艺可以包括任何合适的干法蚀刻、湿法蚀刻和/或其组合。在后续工艺中，gls开口869可以用于形成如图2所示的缝隙结构216。
119.在工艺步骤s435，可以通过gls开口869去除交替电介质堆叠体654和阶梯结构657中的第二电介质层658(图7中)以形成横向隧道。横向隧道可以在相邻的第一电介质层656之间在横向方向上延伸。注意，本文所用的术语“横向/横向地”是指平行于衬底330的顶表面330f的平面。交替电介质堆叠体654中的第二电介质层658也被称为牺牲层，并且可以从第一电介质层656之间被选择性地去除。换句话说，第二电介质层658的蚀刻工艺可以对第一电介质层656具有最小的影响。可以通过各向同性干法蚀刻和/或湿法蚀刻去除第二电介质层658。在干法/湿法蚀刻中使用的等离子体和/或化学试剂可以从gls开口869垂直和横向行进。在一些实施例中，第二电介质层658可以是氮化硅，并且第一电介质层656可以是氧化硅。在该示例中，可以通过使用cf4、chf3、c4f8、c4f6和ch2f2等的一种或多种蚀刻剂的rie去除第二电介质层658。在一些实施例中，可以使用诸如磷酸的湿法蚀刻来去除第二电介质层658。
120.接下来，导电层870可以设置在穿过gls开口869的横向隧道内部。导电层870可以设置在相邻的第一电介质层656之间，其中导电层870和第一电介质层656可以形成交替导
电层和电介质层的膜堆叠体335(如图3中那样)。
121.在一些实施例中，可以通过用合适的导电材料填充横向隧道来形成导电层870。用于导电层870的导电材料可以包括金属或金属合金，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti或其任何组合。在一些实施例中，用于导电层870的导电材料还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或它们的组合。在一些实施例中，多晶材料可以与诸如硼、磷、砷或其任何组合的任何合适类型的掺杂剂结合。在一些实施例中，导电层870也可以是非晶半导体，例如非晶硅。在一些实施例中，可以使用合适的沉积方法来设置导电材料，所述沉积方法例如化学气相沉积(cvd)(例如，lpcvd、pecvd、mocvd、rtcvd等)、物理气相沉积(pvd)、溅射、蒸发、原子层沉积(ald)或其任何组合。在一些实施例中，导电层870包括通过cvd沉积的钨(w)。
122.如上所述，通过用导电层870替换第二电介质层658，交替电介质堆叠体654变成交替导电层和电介质层的膜堆叠体335。因此，形成于交替电介质堆叠体654中的沟道结构761成为存储器串212，其中存储器串212与膜堆叠体335的交汇部分形成垂直堆叠的存储器单元340。应了解，虽然膜堆叠体335此处是通过替换方法形成的(即以导电层870替换第二电介质层658)，但是膜堆叠体335也可以通过其他方式来形成，例如通过直接在衬底330之上设置导电层870和第一电介质层656来形成。
123.在一些实施例中，在设置导电层870之前，栅极电介质层872可以设置在横向隧道内部。栅极电介质层872可以包括任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、和/或其任何合适的组合。栅极电介质层872还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。栅极电介质层872可以通过诸如cvd、pvd和/或ald的一种或多种合适的沉积工艺来设置。
124.在一些实施例中，在设置导电层870之前，栅极粘附层874可以设置在栅极电介质层872上。栅极粘附层874可以用于促进栅极电介质层872和导电层870之间的粘附。栅极粘附层874可以包括例如氮化钽(tan)和/或氮化钛(tin)。
125.在一些实施例中，可以使用蚀刻和清洁工艺来去除gls开口869的侧壁上的多余的导电材料。因此，膜堆叠体335的每个导电层870可以彼此电隔离。在一些实施例中，导电层870可以从gls开口869的侧壁往回凹陷。在一些实施例中，还可以例如通过cmp去除第一覆盖层766的顶部的多余的导电材料。
126.接下来，gls填充物871可以设置在gls开口869内部以形成缝隙结构216(也称为gls)，如图2-3和图8所示。gls 216垂直穿透绝缘层660、交替导电层和电介质层的膜堆叠体335并延伸到衬底330中。gls填充物871可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)或氟掺杂的氧化物(siof)、或其任何组合。可以通过使用例如ald、cvd(例如pecvd、rtcvd、lpcvd等)、pvd、溅射、蒸发或任何其他合适的膜沉积技术来沉积gls填充物871。在一些实施例中，可以通过蚀刻(例如，rie)和/或cmp来去除gls开口869外部的gls填充物871。因此，gls 216可以与第一覆盖层766共面。如前所述，gls 216可以将存储器块划分成多个功能单元(例如，存储器指状物)。gls 216还可以在沟道结构区域211中提供机械支撑。
127.在一些实施例中，第二覆盖层868可以设置在第一覆盖层766上以覆盖gls 216。第
二覆盖层868可以包括氧化硅、氮化硅、氮氧化硅、teos或其组合。可以通过cvd、pvd、ald、溅射等来沉积第二覆盖层868。
128.参考图4，在工艺步骤s445，可以在外围区域中形成穿硅过孔(tsv)。根据工艺步骤s445，图9中示出了示例性3d存储器结构900的横截面图。
129.如图9所示，3d存储器结构900包括tsv 976，其垂直穿透第二覆盖层868、第一覆盖层766和绝缘层660。在一些实施例中，tsv 976还穿透第二蚀刻停止层552和第一蚀刻停止层550，并延伸到衬底330(例如，半导体层547)中。在一些实施例中，tsv 976中的一个或多个可以电连接到外围电路600b(图6b中所示)中的接触结构64、导电线66、衬底触点72中的任一个以提供到外围器件50的电连接。tsv 976的数量和布局可以被相应地调整并且不限于图9所示的示例。
130.为了形成tsv 976，可以通过光刻和蚀刻形成tsv开口。用于tsv 976的蚀刻工艺可以包括干法蚀刻、湿法蚀刻和/或其组合。当绝缘层660是氧化硅时，蚀刻氧化硅可以使用利用例如cf4、chf3、c2f6和c3f6和/或其任何组合的化学蚀刻剂的各向异性rie。此处列出的蚀刻工艺和化学试剂仅是示例，并且不应受到这样的限制。接着，导电材料可以设置在tsv开口内部。tsv 976可以包括任何合适的导电材料，例如金属或金属化合物，例如钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)和/或其任何组合。金属或金属化合物可以使用诸如cvd、pvd、ald、溅射、蒸发等合适的沉积方法来设置。
131.在一些实施例中，tsv 976可具有类似于圆柱体、长方体或任何其他形状的形状。在一些实施例中，在设置导电材料之前，可以通过例如cvd、pvd、ald、溅射等的合适的薄膜沉积技术在tsv开口的侧壁上设置tsv界面层978。tsv界面层978可以包括tin、tan等。
132.在一些实施例中，tsv 976的形成还可以包括平坦化工艺，例如cmp，以去除第二覆盖层868的顶部的多余的导电材料。如图9所示，tsv 976可以与第二覆盖层868共面。
133.应当理解，沟道孔336(或存储器串212)、虚设沟道孔764(或虚设沟道结构763)、gls 216和tsv 976在衬底330内部可以具有相同或不同的深度。
134.参考图4，在工艺步骤s450，可以去除衬底，停止在第一蚀刻停止层上，使得可以暴露存储器膜的延伸到衬底中的部分。根据工艺步骤s450，图10中示出了示例性3d存储器结构1000的截面图。
135.如图9和图10所示，3d存储器结构1000为3d存储器结构900旋转180
°
，其中衬底330可以被从衬底330的背面(即远离膜堆叠体335、与前表面330f相对的一侧)去除。在一些实施例中，可以首先通过诸如晶片接地、cmp和/或干法/湿法蚀刻的工艺去除衬底330的处理晶片545，停止在绝缘体层546上。换言之，去除处理晶片545的工艺可以对绝缘体层546有选择性。例如，处理晶片545的蚀刻速率可以远高于绝缘体层546的蚀刻速率。接下来，可以通过例如干法或湿法蚀刻工艺去除绝缘体层546，停止在半导体层547上。换言之，去除绝缘体层546的工艺可以对半导体层547有选择性。例如，绝缘体层546的蚀刻速率可以远高于半导体层547的蚀刻速率。随后，可以通过干法或湿法蚀刻工艺去除半导体层547，停止在第一蚀刻停止层550上。换言之，去除半导体层547的工艺可以对第一蚀刻停止层550有选择性。例如，半导体层547的蚀刻速率可以远高于第一蚀刻停止层550的蚀刻速率。
136.在一些实施例中，去除衬底330和/或去除半导体层547的工艺也可以对存储器串212的存储器膜337(例如，阻挡层3371)有选择性。因此，在去除衬底330之后，可以暴露存储
器膜337(例如，阻挡层3371)的延伸到衬底330中的部分。具有存储器膜337的暴露部分的存储器串212从膜堆叠体335的背面(即，膜堆叠体335的更靠近衬底330或第一蚀刻停止层550的一侧)突出到第一蚀刻停止层550之外。类似地，在去除衬底330之后，可以从膜堆叠体335的背面暴露延伸到衬底330中的tsv 976的一部分、虚设沟道结构763的一部分和gls 216的一部分。
137.通过添加蚀刻停止层并使用选择性蚀刻工艺，可以大大提高去除衬底的工艺均匀性。
138.参考图4，在工艺步骤s455，可以去除第一蚀刻停止层和存储器膜的暴露部分，以暴露沟道层的部分。根据工艺步骤s455，图11中示出了示例性3d存储器结构1100的截面图。
139.如图10和图11所示，可以从3d存储器结构1000去除第一蚀刻停止层550以形成3d存储器结构1100。可以通过例如干法蚀刻或湿法蚀刻工艺去除第一蚀刻停止层550，其中蚀刻工艺可以停止在第二蚀刻停止层552处。换言之，去除第一蚀刻停止层550的工艺可以对第二蚀刻停止层552有选择性。例如，第一蚀刻停止层550的蚀刻速率可以远高于第二蚀刻停止层552的蚀刻速率。
140.在一些实施例中，第一蚀刻停止层550的蚀刻工艺还可以去除存储器膜337的暴露部分(即延伸到衬底330中的部分)并且还可以对存储器串212的沟道层338有选择性。换言之，存储器膜337的暴露部分可以被去除，停止在下面的沟道层338上。例如，存储器膜337的蚀刻速率可以远高于沟道层338的蚀刻速率。这样，存储器串212的沟道层338的一部分可以从膜堆叠体335的背面暴露。
141.在一些实施例中，可以将存储器膜337进一步拉回(或凹陷)到膜堆叠体335中，使得沟道层338从膜堆叠体335的背面暴露的部分可以更大。
142.在一些实施例中，第一蚀刻停止层550和存储器膜337的蚀刻工艺也可以对虚设沟道结构763、gls 216和tsv 976有选择性。因此，可以从膜堆叠体335的背面暴露虚设沟道结构763的一部分、gls 216的一部分和tsv 976的一部分。虚设沟道结构763的暴露部分、gls 216的暴露部分和tsv 976的暴露部分从膜堆叠体335的背面突出到第二蚀刻停止层552之外。
143.通过实施第二蚀刻停止层552，可以可控地从膜堆叠体的背面去除存储器膜337的暴露部分而不影响下面的膜堆叠体335。还可以改进沟道层338的暴露部分的均匀性。通过可控地使第二蚀刻停止层552下方的存储器膜337凹陷(即，进入膜堆叠体335)，可以控制沟道层338的暴露部分。
144.参考图4，在工艺步骤s460，可以在第二蚀刻停止层的背面上形成阵列公共源极(acs)。根据工艺步骤s460，图12中示出了示例性3d存储器结构1200的截面图。
145.如图12所示，3d存储器结构1200包括设置在第二蚀刻停止层552的背面上的acs 1280，其中第二蚀刻停止层552的背面是远离膜堆叠体335的一侧。在一些实施例中，acs 1280包括一个或多个多晶硅层。
146.如图12所示，acs 1280包括第一多晶硅层1281和第二多晶硅层1282。诸如cvd、pvd、ald、溅射、蒸发或其任何组合的薄膜沉积工艺可以用于在第二蚀刻停止层552的背面上沉积第一多晶硅层1281，其覆盖存储器串212、gls 216、虚设沟道结构763和tsv 976的暴露部分。接下来，可以使用例如离子注入工艺利用p型或n型掺杂剂对第一多晶硅层1281进
行掺杂，然后通过退火工艺(例如，激光退火、快速热退火等)以激活掺杂剂并减少由离子注入工艺引起的缺陷。类似地，可以使用类似的技术(例如，注入和退火)从背面将第二多晶硅层1282设置在第一多晶硅层1281上。第二多晶硅层1282可以具有与第一多晶硅层1281不同的掺杂剂和/或掺杂剂浓度。在一些实施例中，acs 1280可以包括在沉积期间原位掺杂的一个或多个多晶硅层(例如，cvd、pvd、ald等)。
147.在3d存储器结构1200中，acs 1280接触沟道层338的暴露部分，从而可以提供到存储器串212的沟道层338的电连接。如前所述，可以通过使存储器膜337凹陷来增加沟道层338的暴露部分。也可以增加acs 1280和沟道层338之间的接触面积。因此，可以减小acs 1280和存储器串212的沟道层338之间的接触电阻并且可以提高3d存储器的性能。注意acs可以接触多个存储器串212的沟道层338。在一些实施例中，acs可以提供到相同存储器块中的所有存储器串212的电连接。在一些实施例中，acs 1280还可以覆盖虚设沟道结构763、gls 216和tsv 976的暴露部分。
148.在一些实施例中，第二蚀刻停止层552也可以用作膜堆叠体335和acs 1280之间的间隔体。通过调整第二蚀刻停止层552的厚度，可以有效地控制acs 1280和导电层870(即图3中的字线333)之间的距离。
149.参考图4，在工艺步骤s465，可以在acs的背面设置电介质填充层。根据工艺步骤s465，图13中示出了示例性3d存储器结构1300的截面图。
150.如图13所示，电介质填充层1384可以设置在acs 1280的背面(即，远离膜堆叠体335的一侧)。电介质填充层1384可以通过例如cvd(例如，高密度等离子体化学气相沉积)、pvd、ald、溅射、蒸发或其组合的任何合适的薄膜沉积技术来设置。电介质填充层1384可以包括氧化硅、氮化硅、氮氧化硅、teos等。在一些实施例中，可以使用cmp工艺来平坦化电介质填充层1384的背面表面(远离膜堆叠体335的一侧)。
151.参考图4，在工艺步骤s470，可以在电介质填充层中形成第一接触开口和第二接触开口以分别暴露acs和tsv。根据工艺步骤s470，图14中示出了示例性3d存储器结构1400的截面图。
152.如图14所示，3d存储器结构1400包括形成在电介质填充层1384中以暴露acs 1280的至少一部分的第一接触开口1490。第一接触开口1490穿透电介质填充层1384和acs 1280。在一些在实施例中，第一接触开口1490进一步穿透第二蚀刻停止层552进入绝缘层660。第一接触开口1490从膜堆叠体335的背面暴露tsv 976并去除acs 1280的围绕tsv 976的一部分，以将tsv 976与acs 1280电隔离。第一接触开口1490可以通过光刻和包括干法蚀刻或湿法蚀刻的蚀刻工艺来形成。
153.在一些实施例中，隔离间隔体1491可以形成在第一接触开口1490的侧壁上。隔离间隔体1491可以包括任何合适的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、teos等。隔离间隔体1491可以通过薄膜沉积(例如，cvd、pcv、ald、溅射等)和各向异性蚀刻(例如，rie)来形成。
154.3d存储器结构1400还包括形成在电介质填充层1384中的第二接触开口1492。第二接触开口1492穿透电介质填充层1384以暴露acs 1280。第二接触开口1492可以通过光刻和包括干法蚀刻或湿法蚀刻的蚀刻工艺来形成。与第一接触开口1490不同，用于第二接触开口1492的蚀刻工艺不去除acs 1280。在一些实施例中，第一接触开口1490和第二接触开口
1492可以通过不同的光刻和蚀刻工艺顺序地形成。在一些实施例中，第一接触开口1490可以在第二接触开口1492之前形成，反之亦然。注意，图14仅示出了一个第一接触开口1490和一个第二接触开口1492。然而，第一接触开口1490和第二接触开口1492的数量和布置不限于此，并且根据需要可以是任何合适的数量或布置。
155.在电介质填充层1384中形成第一接触开口1490和第二接触开口1492之后，可以形成层间电介质(ild)层1486。ild层1486(也称为“金属间电介质(imd)层”)可以包括一种或多种绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、teos、聚酰亚胺、旋涂玻璃等)，其可以为后续工艺中形成的金属互连提供绝缘。
156.在一些实施例中，ild层1486还包括背面深沟槽隔离部(bdti)1488。bdti 1488可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅、teos等。在一些实施例中，bdti 1488还可以包括不同于电介质填充层1384和隔离间隔体1491的电介质材料，例如，高介电常数材料(高k电介质)。
157.在一些实施例中，bdti 1488可以在沉积隔离间隔体1491之前沉积在第一接触开口1490的侧壁上。在该示例中，bdti 1488可以通过薄膜沉积、随后通过各向异性蚀刻来形成。在一些实施例中，bdti 1488可以形成在电介质填充层1384中的任何地方。bdti 1488可以穿透电介质填充层1384和acs 1280，并且可以进一步延伸到绝缘层660中。在该示例中，bdti 1488可以通过蚀刻工艺(例如，干法/湿法蚀刻)、随后通过薄膜沉积工艺(例如，cvd、pvd、ald等)来形成。通过平坦化工艺(例如，cmp)，bdti 1488可以在背面(远离膜堆叠体335的一侧)上具有与ild层1486共面的表面。
158.参考图4，在工艺步骤s475，可以在ild层的背面上形成具有acs接触结构和tsv接触结构的背面互连层。根据工艺步骤s475，图15中示出了示例性3d存储器结构1500的截面图。
159.如图15所示，3d存储器结构1500包括具有acs接触结构1595和tsv接触结构1596的背面互连层1594。背面互连层1594可以形成在ild层1486的背面上，即远离膜堆叠体335的一侧。背面互连层1594可以包括任何合适的导电材料，例如金属或金属合金，例如钨(w)、钴(co)、铜(cu)、钛(ti)、钽(ta)、铝(al)、氮化钛(tin)、氮化钽(tan)、镍、硅化物(wsi
x
、cosi
x
、nisi
x
、alsi
x
等)或其任何组合。导电材料可以通过诸如cvd、pvd、ald、溅射、镀覆、蒸发或其任何组合的一种或多种薄膜沉积工艺来沉积。在第一接触开口1490和第二接触开口1492(图14)内部设置导电材料之后，可以对导电材料进行图案化以形成acs接触结构1595和tsv接触结构1596，通过诸如光刻、蚀刻、平坦化(例如，cmp)等工艺，在所述接触结构之间具有隔离间隔1597。
160.acs接触结构1595可以提供从acs 1280的背面(远离膜堆叠体335的一侧)到存储器串212的沟道层338的电连接。acs 1280从背面引出的连接可以节省面积，从而增大3d存储器的存储容量。
161.tsv接触结构1596可以提供从ild层1486的背面(远离膜堆叠体335的一侧)到tsv 976的电连接。如前所述，tsv 976可以通过接触结构64和/或导电线66(见图6b)提供到外围电路600b中的外围器件50的电连接。因此，到外围器件的电连接可以从ild层1486的背面布线。类似地，外围器件从背面引出的连接可以节省面积，从而增大3d存储器的存储容量。
162.在一些实施例中，隔离间隔1597可以通过干法/湿法蚀刻工艺来形成以将acs接触
结构1595和tsv接触结构1596断开连接。在一些实施例中，电介质材料可以设置在隔离间隔1597内部以进一步避免在接收和发射信号时在acs接触结构1595和tsv接触结构1596之间的串扰，其中电介质材料可以是氧化硅、氮化硅、氮氧化硅、teos、聚酰亚胺、旋涂玻璃等，并且可以通过诸如cvd、pvd、ald、溅射、蒸发、旋涂等任何合适的工艺来设置。
163.在一些实施例中，背面互连层1594(包括tsv接触结构1596和acs接触结构1595)可以通过平坦化工艺(例如，cmp)与ild层1486共面。在该示例中，背面互连层1594可以嵌入或凹陷在ild层1486内部。
164.本公开还提供了使用上述方法400制造的3d存储器器件。
165.图16示出了根据本公开的一些实施例的3d存储器器件1600。3d存储器器件1600包括交替导电层和电介质层的膜堆叠体335、ild层1486和位于膜堆叠体335与ild层1486之间的acs 1280。
166.膜堆叠体335包括在垂直方向上交替堆叠的导电层870和第一电介质层656。第一电介质层656包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos或结合有f-、c-、n-和/或h-的氧化硅。第一电介质层656可以具有相同的厚度或不同的厚度，其可以在10nm至500nm之间的范围内。在一些实施例中，第一电介质层656可以是厚度约为25nm的氧化硅。导电层870包括任何合适的金属或金属合金，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti或其任何组合。导电层870可以具有相同的厚度或不同的厚度，其可以在10nm到500nm之间的范围内。在一些实施例中，导电层870包括厚度约为35nm的w。
167.膜堆叠体335还可以包括围绕导电层870的栅极电介质层872。栅极电介质层872可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅和/或其任何合适的组合。栅极电介质层872还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。在一些实施例中，膜堆叠体335还可以包括夹在栅极电介质层872和导电层870之间的栅极粘附层874。栅极粘附层874可以用于促进栅极电介质层872和导电层870之间的粘附。栅极粘附层874可以包括例如氮化钽(tan)和/或氮化钛(tin)。
168.3d存储器器件1600还包括阶梯结构657，其形成在阶梯区域210中的膜堆叠体335中。阶梯结构657包括多个阶梯台阶659。阶梯台阶659或“阶梯层”指的是具有相同横向尺寸、平行于导电层870和第一电介质层656的层堆叠体。每个阶梯台阶659终止于比下方的阶梯台阶短的长度处。
169.3d存储器器件1600还包括设置在阶梯结构657和膜堆叠体335上的绝缘层660。绝缘层660也可以设置在外围区域105中的acs 1280之上。绝缘层660包括氧化硅、氮氧化硅、氮化硅、teos、旋涂玻璃、低k电介质材料，例如碳掺杂氧化物(cdo或sioc或sioc:h)或氟掺杂氧化物(siof)等。在一些实施例中，绝缘层660可以在阶梯区域210中的阶梯结构657、沟道结构区域211中的膜堆叠体335和外围区域105中的acs 1280之上具有平面表面。
170.3d存储器器件1600还包括在沟道结构区域211中的多个存储器串212，其中存储器串212垂直穿透膜堆叠体335。在一些实施例中，存储器串延伸到acs 1280和ild层1486中。在一些实施例中，存储器串212可以具有圆柱形状。存储器串212可以包括处于中心的芯填充膜339，其中芯填充膜339可以被沟道层338围绕。芯填充膜339可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo
或sioc或sioc:h)、氟掺杂的氧化物(siof)或其任何组合。沟道层338可以包括任何合适的半导体，例如厚度在从大约10nm至大约30nm的范围内的多晶硅。存储器串212还可以包括存储器膜337，其覆盖沟道层338的侧壁，即围绕沟道层338。存储器膜337可以是复合层，其包括隧穿层、存储层(也称为“电荷陷阱/存储层”)和阻挡层。在一些实施例中，隧穿层、存储层和阻挡层沿着从存储器串212的中心朝向存储器串212的外部的方向按上述顺序布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储器膜337包括ono电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。在一些实施例中，存储器膜337的厚度可以在从大约10nm到大约50nm的范围内。3d存储器器件1600包括多个垂直堆叠的存储器单元340。存储器单元340形成在导电层870和存储器串212之间的相交部分处。导电层870可以形成图3中的字线333以对存储器单元340进行寻址。
171.在一些实施例中，存储器串212还包括在存储器串212的底部(更靠近acs 1280)的外延插塞(图16中未示出)。外延插塞可以包括任何合适的半导体材料，例如硅、硅锗、锗、砷化镓、氮化镓、iii-v族化合物或其任何组合。在一些实施例中，外延插塞还可以包括多晶半导体材料，例如多晶硅。外延插塞可以连接到存储器串212的沟道层338。
172.在一些实施例中，存储器串212还可以包括沟道顶部插塞762，其被配置为提供至沟道层338的电接触。3d存储器器件1600的位线(未示出)可以通过沟道顶部插塞762来寻址存储器单元340。沟道顶部插塞762可以是非晶硅或多晶硅，并且可以包括金属、金属合金和/或金属硅化物，例如，钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。
173.3d存储器器件1600还包括垂直穿透膜堆叠体335的gls 216。在一些实施例中，gls 216进一步延伸到acs 1280和ild层1486中。gls 216可以包括gls填充物871，其中gls填充物871可以包括任何合适的绝缘材料，例如氧化硅、氮化硅、氮氧化硅、teos等。
174.在一些实施例中，3d存储器器件1600还包括阶梯区域210中的虚设沟道结构763。虚设沟道结构763垂直延伸穿过绝缘层660和阶梯结构657。在一些实施例中，虚设沟道结构763延伸到acs 1280和ild层1486中。虚设沟道结构763可以被配置为在各种制造工艺期间为3d存储器器件1600提供机械支撑。虚设沟道结构763可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、teos、高k电介质材料(al2o3、hfo2、ta2o3、zro2、la2o3等)或其任何组合。
175.3d存储器器件1600还包括穿透绝缘层660的tsv 976。在一些实施例中，tsv 976延伸穿过acs 1280进入ild层1486。tsv 976可以包括任何合适的导电材料，例如，金属或金属合金，例如钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。在一些实施例中，tsv 976可以被配置为提供到外围区域中的外围器件的电连接。
176.acs 1280包括一个或多个多晶硅层(例如，第一多晶硅层1281和第二多晶硅层1282)。一个或多个多晶硅层可以掺杂有n型或p型掺杂剂。acs 1280与存储器串212的沟道层338接触。acs 1280围绕存储器串212的延伸到ild层1486中的部分，其中从存储器串212的该部分去除存储器膜337，从而acs 1280与沟道层388接触。换言之，存储器膜337覆盖沟道层388的第一部分，并且acs 1280覆盖沟道层388的第二部分。可以通过将存储器膜337远离acs 1280(或朝向膜堆叠体335)进一步拉回来增大沟道层388和acs 1280之间的接触面
积。这样，可以减小acs 1280与沟道层388之间的接触电阻并且可以提高3d存储器器件1600的性能。
177.类似地，acs 1280还可以围绕gls 216的延伸到ild层1486中的一部分。acs 1280还可以围绕虚设沟道结构763的延伸到ild层1486中的一部分。在一些实施例中，acs 1280远离tsv 976，具有由隔离间隔体1491和/或bdti 1488提供的电隔离。acs 1280可以为膜堆叠体335提供机械支撑。
178.3d存储器器件1600还包括形成在acs 1280的背面(远离膜堆叠体335的一侧)上的背面互连层1594。背面互连层1594包括acs接触结构1595和tsv接触结构1596，其中隔离间隔1597可以形成在acs接触结构1595和tsv接触结构1596之间。背面互连层1594包括任何合适的导电材料，例如，金属或金属合金，例如钨(w)，钴(co)、铜(cu)、钛(ti)、钽(ta)、铝(al)、氮化钛(tin)、氮化钽(tan)、镍或硅化物(wsi
x
、cosi
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、nisi
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、alsi
x
等)、或其任何组合。acs接触结构1595接触acs 1280并且tsv接触结构1596接触tsv 976。acs接触结构1595可以通过acs 1280提供到存储器串212的沟道层388的电连接。tsv接触结构1596可以通过tsv 976提供到外围器件的电连接。
179.ild层1486包括一种或多种绝缘材料，例如氧化硅、氮化硅、氮氧化硅、teos、聚酰亚胺、旋涂玻璃等，其可以为背面互连层1594提供绝缘。ild层1486可以包括隔离间隔体1491和bdti 1488。bdti 1488可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅、teos等。在一些实施例中，bdti 1488还可以包括与隔离间隔体1491不同的电介质材料，例如高介电常数材料(高k电介质)。
180.在一些实施例中，3d存储器器件1600还包括位于膜堆叠体335和acs 1280之间的第二蚀刻停止层552。在一些实施例中，第二蚀刻停止层552也可以设置在绝缘层660和acs 1280之间。膜堆叠体335和acs 1280之间的距离可以由第二蚀刻停止层552的厚度确定。
181.在一些实施例中，3d存储器器件1600还包括第一覆盖层766和第二覆盖层868，其设置在存储器串212、gls 216和虚设沟道结构763之上、在绝缘层660的正面上。绝缘层的正面是远离acs 1280和ild层1486的一侧。在一些实施例中，存储器串212和虚设沟道结构763与绝缘层660共面。在一些实施例中，gls 216与第一覆盖层766共面。在一些实施例中，tsv 976与第二覆盖层868共面。
182.如上所述，可以通过膜堆叠体335的背面上的可以被称为源极端子的acs接触结构1595来连接存储器串212的沟道层338。也可以通过膜堆叠体335正面上的可以被称为漏极端子的沟道顶部插塞762来连接存储器串212的沟道层338。虽然存储器串212的漏极端子可以连接至位线，但同一存储器块(或子块)中的存储器串212的源极端子可以通过acs 1486连接在一起。穿过膜堆叠体335的背面的acs接触结构1595可以节省面积并增大3d存储器器件1600的存储容量。
183.传统上，需要去除在沟道孔336底部的存储器膜337以形成从存储器串212的底部(在源极端子处)到沟道层338的电连接。通过去除存储器膜337并经由acs接触结构1595从背面提供用于沟道层338的电接触，可以避免从具有高深宽比的沟道孔336的底部蚀刻存储器膜337。此外，还可以避免用导电材料填充一些gls 216以提供至acs 1280的电连接。因此，可以消除从导电层870到填充有导电材料的gls 216的泄漏路径。而且，通过使用第一蚀刻停止层550和第二蚀刻停止层552，可以从背面可控地去除衬底330和存储器膜337。可以
大大提高工艺均匀性和产量。
184.图17示出了根据本公开的一些实施例的具有存储系统10的示例性系统s1的框图。系统s1可以是手机、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备、或其中具有存储的任何其他合适的电子设备。存储系统10(也称为nand存储系统)可以包括存储器控制器20和一个或多个半导体存储器芯片25-1、25-2、25-3、
…
、25-n。每个半导体存储器芯片25(在下文中仅称为“存储器芯片”)可以是nand芯片(即，“闪存”、“nand闪存”或“nand”)。存储系统10可通过存储器控制器20与主机计算机15通信，其中存储器控制器20可以经由一个或多个存储器沟道30-1、30-2、30-3、
……
、30-n连接至一个或多个存储器芯片25-1、25-2、25-3、
……
、25-n。在一些实施例中，每个存储器芯片25可以由存储器控制器20经由存储器沟道30管理。
185.在一些实施例中，主机计算机15可以包括电子设备的处理器，例如中央处理单元(cpu)、或片上系统(soc)，例如应用处理器(ap)。主机计算机15发送要存储在nand存储系统或存储系统10处的数据或通过读取存储系统10来检索数据。
186.存储器控制器20可以处理从主机计算机15接收的i/o请求，确保数据完整性和有效存储，并管理存储器芯片25。为了执行这些任务，控制器运行固件21，其可以由控制器20内部的一个或多个处理器22(例如，微控制器单元，cpu)执行。例如，控制器20运行固件21以将逻辑地址(即，与主机数据相关联的主机所使用的地址)映射到存储器芯片25中的物理地址(即，存储数据的实际位置)。控制器20还运行固件21来管理存储器芯片25中的有缺陷的存储器块，其中固件21可以将逻辑地址重新映射到不同的物理地址，即将数据移动到不同的物理地址。控制器20还可以包括一个或多个存储器23(例如dram、sram、eprom等)，其可以用于存储固件21所使用的各种元数据。在一些实施例中，存储器控制器20还可以通过纠错码(ecc)引擎29执行错误恢复。ecc用于检测并纠正在每个存储器芯片25内发生的原始位错误。
187.存储器沟道30可以经由数据总线在存储器控制器20和每个存储器芯片25之间提供数据和控制通信。存储器控制器20可以根据芯片使能信号选择存储器芯片25之一。
188.在一些实施例中，图17中的每个存储器芯片25可以包括一个或多个存储器管芯100，其中每个存储器管芯可以是如图1-3所示的3d nand存储器100。在一些实施例中，一个或多个存储器管芯100中的每一个可以包括可以使用图4中的方法400来制造的图16中所示的3d存储器器件1600。
189.存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储设备中，例如被包括在相同的封装中，例如通用闪存存储(ufs)封装或emmc封装。也就是说，存储系统10可以被实施并封装到不同类型的终端电子产品中。在如图18a所示的一个示例中，存储器控制器20和单个存储器芯片25可以集成到存储卡26中。存储卡26可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡26还可以包括将存储卡26与主机(例如，图17中的主机计算机15)耦合的存储卡连接器24。在如图18b所示的另一示例中，存储器控制器20和多个存储器芯片25可以集成到固态驱动器(ssd)27中。ssd 27还可以包括将ssd 27与主机(例如，图17中的主机计算机15)耦合的ssd连接器28。
190.图19示出了根据本公开的一些实施例的存储器管芯100的示意图。存储器管芯100包括一个或多个存储器块103(例如，103-1、103-2、103-3)。每个存储器块103包括多个存储器串212。每个存储器串212包括多个存储器单元340。共享相同字线的存储器单元340形成存储器页432。存储器串212还可以在每一端包括至少一个场效应晶体管(例如，mosfet)，其分别由下部选择栅极(lsg)332和顶部选择栅极(tsg)334控制。顶部选择晶体管334-t的漏极端子可以连接到位线341，并且下部选择晶体管332-t的源极端子可以连接到阵列公共源极(acs)430。acs 430可以由整个存储器块中的存储器串212共享，并且也被称为公共源极线。
191.在一些实施例中，acs 430可以包括图16中所示的acs 1280并且可以使用图4中所示的方法400来制造。在该示例中，存储器管芯100可以包括图16中所示的3d存储器器件1600。
192.存储器管芯100还可以包括外围电路，该外围电路包括用于支持存储器块103的功能的许多数字、模拟和/或混合信号电路，例如页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压发生器65和输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域的普通技术人员来说是显而易见的。
193.存储器块103可以经由字线(“wl”)333、下部选择栅极(“lsg”)332和顶部选择栅极(“tsg”)334与行解码器/字线驱动器40耦合。存储器块103可以经由位线(“bl”)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制电路70提供的x路径控制信号来选择存储器管芯100上的存储器块103之一。行解码器/字线驱动器40可以根据x路径控制信号将从电压发生器65提供的电压传输到字线。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收到的x路径控制信号将读取电压v
read
和编程电压v
pgm
传输到选定字线，并将通过电压v
pass
传输到未选定字线。
194.列解码器/位线驱动器52可以根据从控制电路70接收到的y路径控制信号将禁止电压v
inhibit
传输到未选定位线并将选定位线连接到地。换言之，列解码器/位线驱动器52可以被配置为根据来自控制电路70的y路径控制信号来选择或取消选择一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的y路径控制信号来从存储器块103读取数据以及向存储器块103编程(写入)数据。例如，页缓冲器/感测放大器50可以存储要被编程到一个存储器页432中的一页数据。在另一示例中，页缓冲器/感测放大器50可以执行验证操作以确保数据已经被正确地编程到每个存储器单元340中。在又一示例中，在读取操作期间，页缓冲器/感测放大器50可以感测流经位线341的电流，其反映存储器单元340的逻辑状态(即，数据)并将小信号放大到可测量的放大倍数。
195.输入/输出缓冲器55可以将i/o数据从/向页缓冲器/感测放大器50传输，以及将地址addr或命令cmd传输到控制电路70。在一些实施例中，输入/输出缓冲器55可以用作存储器控制器20(在图1中)和存储器芯片25上的存储器管芯100之间的接口。
196.控制电路70可以响应于由输入/输出缓冲器55传输的命令cmd来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行译码器/字线驱动器40和页缓冲器/感测放大器50以对选定的存储器单元进行编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50以读取选定的
存储器单元。x路径控制信号和y路径控制信号包括行地址x-addr和列地址y-addr，其可以用于定位存储器块103中的选定存储器单元。行地址x-addr可以包括页索引pd、块索引bd和面索引pl以分别标识存储器页432、存储器块103和存储器面101(在图1中)。列地址y-addr可以标识存储器页432的数据中的字节或字。
197.电压发生器65可以在控制电路70的控制下生成要提供给字线和位线的电压。电压发生器65生成的电压包括读取电压v
read
、编程电压v
pgm
、通过电压v
pass
、禁止电压v
inhibit
等。
198.总之，本公开提供了一种用于形成三维(3d)存储器器件的方法。该方法包括：在衬底之上设置交替电介质堆叠体，其中交替电介质堆叠体包括交替堆叠在衬底上的第一电介质层和第二电介质层；形成穿透交替电介质堆叠体并延伸到衬底中的沟道结构，其中沟道结构包括设置在存储器膜的侧壁上的沟道层；去除衬底及存储器膜的延伸到衬底中的部分，以暴露沟道层的部分；以及在沟道层的暴露部分上设置阵列公共源极(acs)。
199.本公开还提供了一种三维(3d)存储器器件。该3d存储器器件包括：阵列公共源(acs)；交替导电层和电介质层的膜堆叠体，包括交替堆叠在acs的第一侧上的导电层和第一电介质层；背面互连层，其设置在acs的与第一侧相对的第二侧上，其中背面互连层包括acs接触结构；以及穿透膜堆叠体的存储器串。存储器串包括具有被存储器膜覆盖的第一部分的沟道层；以及与acs接触并电连接至acs接触结构的第二部分。
200.本公开还提供了一种存储器存储系统。该存储器存储系统包括三维(3d)nand存储器，其中3d nand存储器包括阵列公共源(acs)；以及交替导电层和电介质层的膜堆叠体，其包括交替堆叠在acs的第一侧上的导电层和第一电介质层。3d nand存储器还包括设置在acs的与第一侧相对的第二侧上的背面互连层，其中背面互连层包括acs接触结构。3d nand存储器还包括穿透膜堆叠体的存储器串，其中存储器串包括沟道层，该沟道层具有被存储器膜覆盖的第一部分、以及与acs接触并电连接到acs接触结构的第二部分。
201.具体实施例的前述描述将如此充分地揭示本公开的一般性质，使得其他人可以通过应用本领域技术内的知识来容易地修改和/或调整这样的具体实施例以用于各种应用，而无需过多的实验，并且没有脱离本公开的一般概念。因此，基于本文中呈现的公开内容和教导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语由本领域技术人员根据公开内容和教导来解释。
202.上面已经在示出了特定功能的实施方式及其关系的功能构建块的帮助下描述了本公开的实施例。为便于描述，本文已任意定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义替代的边界。
203.发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
204.本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据后续权利要求书及其等同物来进行限定。