具有双面阶梯式表面的三维存储器器件及其制造方法与流程

具有双面阶梯式表面的三维存储器器件及其制造方法
1.相关申请
2.本技术要求2020年8月5日提交的美国非临时申请第16/985305号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地讲，涉及采用双面阶梯式表面的三维存储器器件及其制造方法。


背景技术：

4.每个单元具有一个位的三维竖直nand串在t.endoh等人的名称为“具有叠堆环绕的栅极晶体管(s-sgt)结构单元的新型超高密度存储器”(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)，iedm proc.(2001)33-36的文章中有所公开。


技术实现要素：

5.根据本公开的一个方面，提供了一种包括存储器裸片的半导体结构。所述存储器裸片包括：绝缘层和导电层的交替叠堆，所述交替叠堆位于衬底上方；以及存储器叠堆结构，所述存储器叠堆结构竖直延伸穿过所述交替叠堆，其中：所述交替叠堆包括第一层叠堆和第二层叠堆，所述第一层叠堆包括第一绝缘层和第一导电层，所述第二层叠堆包括第二绝缘层和第二导电层并通过所述第一交替叠堆与所述衬底竖直间隔开；所述第一层叠堆包括第一阶梯区域，其中所述第一导电层具有随着距所述衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面；并且所述第二层叠堆包括第二阶梯区域，其中所述第二导电层具有随着距所述衬底的所述竖直距离而减小的相应横向范围，以提供第二阶梯式表面。
6.根据本公开的另一方面，提供了一种形成半导体结构的方法，其包括：在包括半导体材料层的衬底上方形成绝缘层和间隔物材料层的交替叠堆，所述交替叠堆包括第一绝缘层和第一间隔物材料层的第一层叠堆以及第二绝缘层和第二间隔物材料层的第二层叠堆，所述第二层叠堆距所述衬底比所述第一层叠堆距所述衬底更远，并且所述第一间隔物材料层和所述第二间隔物材料层分别形成为第一导电层和第二导电层，或者随后分别被所述第一导电层和所述第二导电层替换；通过图案化所述第二层叠堆来形成远侧阶梯式表面，其中在形成所述远侧阶梯式表面时，所述第二间隔物材料层的横向范围随着距所述衬底的竖直距离而减小；形成穿过所述交替叠堆的存储器叠堆结构，其中所述存储器叠堆结构中的每个存储器叠堆结构包括竖直半导体沟道和存储器膜；形成穿过所述半导体材料层的开口；通过采用多个掩蔽各向异性蚀刻工艺来图案化位于穿过所述半导体材料层的所述开口的区域内的所述第一层叠堆的一部分来形成近侧阶梯式表面，所述多个掩蔽各向异性蚀刻工艺沿从所述衬底指向所述交替叠堆的方向蚀刻所述第一层叠堆的所述部分的未掩蔽区域；以及在所述第一层叠堆的所述近侧阶梯式表面上形成直立阶梯式介电材料部分。
附图说明
7.图1是根据本公开的实施方案的在衬底上方形成绝缘层和间隔物材料层的交替叠堆之后的示例性结构的示意性竖直剖面图。
8.图2a是在包括第二绝缘层和第二牺牲材料层的第二层叠堆的层级处形成后向阶梯式介电材料层之后的示例性结构的自顶向下视图。
9.图2b是沿着图2a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
10.图3a是根据本公开的实施方案的在形成存储器开口之后的示例性结构的自顶向下视图。
11.图3b是沿着图3a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
12.图4a至图4h是根据本公开的实施方案的在存储器叠堆结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
13.图5a是根据本公开的实施方案的在形成存储器开口填充结构之后的示例性结构的自顶向下视图。
14.图5b是沿着图5a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
15.图5c是沿着图5a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
16.图6a是根据本公开的实施方案的在形成接触层级介电层、附接第一以及减薄衬底中的半导体材料层的背侧之后的示例性结构的自顶向下视图。
17.图6b是沿着图6a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
18.图6c是沿着图6a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
19.图7a是根据本公开的实施方案的在形成穿过半导体材料层的贯穿衬底开口之后的示例性结构的自顶向下视图。
20.图7b是沿着图7a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
21.图7c是沿着图7a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
22.图8a是根据本公开的实施方案的在形成图案化硬掩模层之后的示例性结构的自顶向下视图。
23.图8b是沿着图8a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
24.图8c是沿着图8a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
25.图9a是根据本公开的实施方案的在形成可修整蚀刻掩模层和第一各向异性蚀刻工艺之后的示例性结构的自顶向下视图。
26.图9b是沿着图9a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
27.图9c是沿着图9a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
28.图10a是根据本公开的实施方案的在形成近侧阶梯式表面的蚀刻掩模修整工艺和各向异性蚀刻工艺的交替系列内的终端各向异性蚀刻工艺之后的示例性结构的自顶向下视图。
29.图10b是沿着图10a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
30.图10c是沿着图10a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
31.图11a是根据本公开的实施方案的在形成直立阶梯式介电材料部分之后的示例性结构的自顶向下视图。
32.图11b是沿着图11a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
33.图11c是沿着图11a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
34.图12a是根据本公开的实施方案的在形成贯穿叠堆连接通孔腔体之后的示例性结构的自顶向下视图。
35.图12b是沿着图12a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
36.图12c是沿着图12a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
37.图13a是根据本公开的实施方案的在形成包括牺牲通孔结构和管状介电间隔物的相应组合的工艺中横向隔离的贯穿叠堆连接通孔结构之后的示例性结构的自顶向下视图。
38.图13b是沿着图13a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
39.图13c是沿着图13a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
40.图14a是根据本公开的实施方案的在形成竖直延伸穿过半导体材料层、直立阶梯式介电材料部分和交替叠堆的线沟槽之后的示例性结构的自顶向下视图。
41.图14b是沿着图14a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
42.图14c是沿着图14a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
43.图15a是根据本公开的实施方案的在通过移除牺牲材料层来形成横向凹陷部之后的示例性结构的自顶向下视图。
44.图15b是沿着图15a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
45.图15c是沿着图15a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
46.图16a是根据本公开的实施方案的在形成导电层之后的示例性结构的自顶向下视图。
47.图16b是沿着图16a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
48.图16c是沿着图16a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
49.图17a是根据本公开的实施方案的在形成介电线沟槽填充结构之后的示例性结构的自顶向下视图。
50.图17b是沿着图17a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
51.图17c是沿着图17a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
52.图18a是根据本公开的实施方案的在形成衬底侧接触通孔结构之后的示例性结构的自顶向下视图。
53.图18b是沿着图18a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
54.图18c是沿着图18a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
55.图19a是根据本公开的实施方案的在沿着图19b的水平平面a-a'形成衬底侧金属互连结构之后的示例性结构的部分透视自顶向下视图。
56.图19b是沿着图19a的铰接竖直平面b-b'截取的示例性结构的竖直剖视图。
57.图19c是沿着图19a的铰接竖直平面c-c'截取的示例性结构的竖直剖面图。
58.图20是根据本公开的实施方案的在形成背侧绝缘层、将第二承载衬底附接到背侧绝缘层以及分离第一承载衬底之后的示例性结构的竖直剖面图。
59.图21是根据本公开的实施方案的在形成贯穿衬底通孔腔体和互连侧接触通孔腔体之后的示例性结构的竖直剖面图。
60.图22是根据本公开的实施方案的在形成嵌入存储器侧金属互连结构和存储器侧金属接合垫的互连层级介电层之后的示例性结构的竖直剖面图。
61.图23是根据本公开的实施方案的包括逻辑电路和嵌入逻辑侧金属互连结构和逻辑侧金属接合垫的逻辑侧介电材料层的逻辑裸片的竖直剖面图。
62.图24是根据本公开的实施方案的在分离第二承载衬底之后图22的逻辑裸片和存储器裸片的接合组件的竖直剖面图。
63.图25是根据本公开的实施方案的在形成背侧外部接合垫之后的接合组件的竖直剖面图。
具体实施方式
64.如上文所讨论的，本公开涉及采用双面阶梯式表面的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个nand存储器串的三维存储器阵列器件。可以将结合有三维存储器器件的存储器裸片接合到逻辑裸片以提供存储器裸片和逻辑裸片的接合组件。
65.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
66.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
67.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
68.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地叠堆存储器级来构造非单体叠堆存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初
是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。
69.一般来讲，半导体裸片或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个裸片(例如，一个、两个或四个裸片)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
70.参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直nand存储器器件的器件结构。示例性结构包括衬底8，该衬底可以是半导体衬底诸如单晶硅晶片。衬底8可以包括至少其上部部分处的半导体材料层10。半导体材料层10可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。半导体材料层10可以具有主表面7，该主表面可以是例如半导体材料层10的前表面。在一个实施方案中，半导体材料层10可以是单晶半导体层，诸如沉积在衬底(例如，单晶硅晶片)8上的单晶硅层或衬底(例如，单晶硅晶片)8的上部部分中的掺杂阱。在衬底8由半导体材料层10组成的情况下，半导体材料层10的厚度可以在300微米至1mm的范围内。另选地，如果衬底8包括至少一个附加层(未示出)，诸如绝缘体上硅(silicon-on-insulator)配置中的处理衬底和掩埋绝缘层的组合，则半导体材料层10可以是厚度在50nm至2,000nm范围内的顶部硅层。一般来讲，半导体材料层10的厚度可以在50nm至1mm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶硅表面。
71.如本文所用，“半导体材料”是指具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0
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105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-6
s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
72.在衬底8的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的叠堆。如本文所用，“材料层”是指包括材料遍及其整体
的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
73.每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，叠堆可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型叠堆。
74.交替的多个的叠堆在本文中被称为交替叠堆(32,42)。在一个实施方案中，交替叠堆(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。每个绝缘层32的厚度可以在10nm至60nm的范围内，但是也可以采用更小和更大的厚度。
75.牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
76.牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直nand器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。每个牺牲层42的厚度可以在10nm至60nm的范围内，但是也可以采用更小和更大的厚度。
77.在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(teos)作为cvd过程的前体材料。可形成牺牲材料层42的第二材料，例如cvd或原子层沉积(ald)。
78.牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维nand串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
79.根据本公开的一个方面，绝缘层32和间隔物材料层(诸如牺牲材料层42)的交替叠
堆包括第一绝缘层32a和第一间隔物材料层(诸如第一牺牲材料层42a)的第一层叠堆以及第二绝缘层32b和第二间隔物材料层(诸如第二牺牲材料层42b)的第二层叠堆，该第二层叠堆距衬底8比第一层叠堆(32a,42a)距衬底8更远。中间层级绝缘层32m(其为绝缘层32中的一个)可以设置在第一层叠堆(32a,42a)之间。一般来讲，第一间隔物材料层和第二间隔物材料层分别形成为第一导电层和第二导电层，或者随后分别被第一导电层和第二导电层替换。
80.虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
81.第一层叠堆(32a,42a)内的第一绝缘层32a和第一间隔物材料层对的总数可以在2至512的范围内，诸如4至128，但是可以在第一层叠堆(32a,42a)内采用较少数量和较多数量的第一绝缘层32a和第一间隔物材料层对。第二层叠堆(32b,42b)内的第二绝缘层32b和第二间隔物材料层对的总数可以在2至512的范围内，诸如4至128，但是可以在第二层叠堆(32b,42b)内采用较少数量和较多数量的第二绝缘层32b和第二间隔物材料层对。半导体材料层10可以具有与交替叠堆(32,42)的近侧平坦表面接触的前表面(即，主表面7)和位于前表面的相反侧上的背侧表面。在本技术中，半导体材料层10与交替叠堆(32,42)之间的界面用作用于确定元件的接近度或距离的参考平面，并且因此，元件的近侧表面是指靠近主表面7的表面，而元件的远侧表面是指远离主表面7的表面。
82.参考图2a和图2b，位于连接区域300中的第二层叠堆(32b,42b)的部分可以被图案化以形成阶梯式表面，其在本文中被称为远侧阶梯式表面或第二阶梯式表面。连接区域300可以设置在一对存储器阵列区域100之间，该对存储器阵列区域可以包括沿第一水平方向hd1横向隔开的第一存储器阵列区域100a和第二存储器阵列区域100b。可以通过以下方法在矩形阱的相应区域内形成远侧阶梯式表面：沉积包括一组矩形开口的图案化硬掩模层(未示出)，施加包括可修整蚀刻掩模材料(例如可修整光致抗蚀剂材料)的可修整蚀刻掩模层，以及重复执行一组各向异性蚀刻工艺和掩模修整工艺。可以在第二层叠堆(32b,42b)的每个图案化区域内形成具有阶梯式底部表面的阶梯式腔体。如本文所用，“阶梯式表面”是指包含一组表面的阶梯区域，该组表面包括至少两个水平表面和至少两个竖直表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除第二层叠堆(32b,42b)的部分。“阶梯式腔体”是指具有位于阶梯区域中的阶梯式表面的腔体。阶梯区域和阶梯式腔体沿垂直于第一水平方向hd1(例如，字线方向)的第二水平方向hd2(例如，位线方向)横向偏移。在一个实施方案中，沿第二水平方向hd2偏移的相邻阶梯区域可以具有沿第一水平方向hd1在相反方向上阶梯上升的阶梯式表面。例如，也在图2b中示出的图2a的下部部分中的阶梯区域可以沿第一水平方向hd1从左到右阶梯上升，而图2a的上部部分中的阶梯区域可以沿第一水平方向hd1从右到左阶梯上升(如在下面描述的图5c中所示)，反之亦然。相邻的阶梯和阶梯式腔体可以或可以不沿第一水平方向hd1横向偏移。每个阶梯式腔体可以竖直延伸到中间层级绝缘层32m的顶部表面。
83.每个阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底8的顶部表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理
步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
84.在第二层叠堆(32b,42b)内除最顶第二牺牲材料层42b之外的每个第二牺牲材料层42b比在第二层叠堆(32b,42b)内的任何上覆第二牺牲材料层42b横向地延伸得远。每个阶梯式腔体包括第二层叠堆(32b,42b)的阶梯式表面，该阶梯式表面从第二层叠堆(32b,42b)内的最底层持续地延伸至第二层叠堆(32b,42b)内的最顶层。阶梯式表面的每个竖直阶梯可以具有一对或多对第二绝缘层32b和第二牺牲材料层42b的高度。在一个实施方案中，每个阶梯式腔体内的远侧阶梯式表面内的竖直阶梯可以沿第一水平方向hd1布置。图案化硬掩模层内的每个开口限定阶梯式腔体中的相应一个内的每个远侧阶梯式表面的横向范围。可修整蚀刻掩模层和图案化硬掩模层可以在远侧阶梯式表面和阶梯式腔形成之后被移除。形成在每个阶梯式腔体内的阶梯式表面包括远侧阶梯式表面，该远侧阶梯式表面是第二层叠堆(32b,42b)的阶梯式表面。在远侧阶梯式表面形成时，第二间隔物材料层(诸如第二牺牲材料层42b)的横向范围随着距衬底8的竖直距离而减小。每个上覆第二间隔物材料层具有比任何下层第二间隔物材料层小的面积。
85.通过在其中沉积介电材料，可在每个阶梯式腔体中形成后向阶梯式介电材料部分265(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(cmp)从交替叠堆(32,42)的顶部表面之上移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的每一剩余部分构成后向阶梯式介电材料部分265。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分265，则后向阶梯式介电材料部分265的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如b、p和/或f。
86.一般来讲，后向阶梯式介电材料部分265可以形成在每组连续的远侧阶梯式表面上。每个后向阶梯式介电材料部分265具有随着距衬底8的竖直距离而增加的可变水平横截面积。每个后向阶梯式介电材料部分265接触远侧阶梯式表面(其也称为第二阶梯式表面)，该远侧阶梯式表面具有随着距衬底8的竖直距离而增加的可变水平横截面积。
87.参考图3a和图3b，包括至少光致抗蚀剂层的光刻材料叠堆(未示出)可以形成在交替叠堆(32,42)和后向阶梯式介电材料部分265上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的存储器开口49以及存储器阵列区域100和连接区域300的部分中的任选的支撑开口(为简单起见未示出)，使得未被存储器开口49填充的区域包括支撑开口。在间隔物材料层包括牺牲材料层42并且在随后的处理步骤期间在竖直相邻的一对绝缘层32之间临时形成横向凹陷部的情况下，采用支撑开口来形成提供结构支撑的支撑柱结构。
88.光刻材料叠堆中的图案叠堆可以通过采用图案化光刻材料叠堆作为蚀刻掩模的至少一种各向异性蚀刻通过交替叠堆(32,42)和后向阶梯式介电材料部分265进行转移。图案化的光刻材料叠堆中开口下方的交替叠堆(32,42)的部分被蚀刻以形成存储器开口49和支撑开口(未示出)。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如
存储器叠堆结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过交替叠堆(32,42)和存储器阵列区域100中的交替叠堆(32,42)的整体形成。支撑开口形成在不包括存储器开口49或与该存储器开口横向隔开的区域中。
89.存储器开口49竖直延伸穿过交替叠堆(32,42)内的每一层。支撑开口可以竖直延伸穿过交替叠堆(32,42)内的每一层，或者可以延伸穿过交替叠堆(32,42)内的层的子集和后向阶梯式介电材料部分265。用于蚀刻穿过交替叠堆(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替叠堆(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料叠堆。
90.存储器开口49和支撑开口可以从交替叠堆(32,42)的顶部表面至少延伸到包括半导体材料层10的主表面7(即，顶部表面)的水平平面。在一个实施方案中，在半导体材料层10的顶部表面物理地暴露在每个存储器开口49和每个支撑开口的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口的底部表面可以与半导体材料层10的最顶部表面共面。
91.存储器开口49和支撑开口中的每一者可包括基本上垂直于衬底8的最顶部表面(即，半导体材料层10的顶部表面)延伸的侧壁(或多个侧壁)。可以在每个存储器阵列区域100中形成存储器开口49的二维阵列。可以在连接区域300中形成支撑开口(未示出)的二维阵列。
92.图4a至图4h示出了存储器开口49中的结构变化，该存储器开口是图3a和图3b的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口中。
93.参考图4a，示出了图4a和图4b的示例性器件结构中的存储器开口49。存储器开口49延伸穿过交替叠堆(32,42)、交替叠堆(32,42)，并且任选地延伸到半导体材料层10的上部部分中。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
94.参考图4b，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底8中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料
层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在半导体材料层10上，其可具有第一导电类型的掺杂。
95.参考图4c，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层叠堆可以顺序地沉积在存储器开口49中。
96.阻挡介电层52可以包括单个介电材料层或多个介电材料层的叠堆。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
97.介电金属氧化物的非限制性示例包括氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金及其叠堆。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
98.另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成横向凹陷部之后形成背侧阻挡介电层。
99.随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
100.在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
101.电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的叠堆。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料
(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
102.隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的叠堆，该叠堆通常被称为ono叠堆。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
103.任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(lpcvd)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
104.参见图4d，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在交替叠堆(32,42)的顶部表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
105.第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直叠堆。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
106.基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶部表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和
隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
107.参考图4e，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(lpcvd)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
108.第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
109.参考图4f，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62l沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62l包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(lpcvd)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62l。
110.参考图4g，可以例如通过从交替叠堆(32,42)的顶部表面上方进行凹陷蚀刻来移除介电核心层62l的水平部分。介电芯层62l的每个剩余部分构成介电芯62。此外，第二半导体沟道层602的位于交替叠堆(32,42)的顶部表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(cmp)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口内。
111.第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直nand器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成横向凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
112.参考图4h，每个介电核心62的顶部表面可以进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到介于交替叠堆(32,42)的顶部表面与交替叠堆(32,42)的底部表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0
×
10
19
/cm3至
2.0
×
10
21
/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(cmp)或凹陷蚀刻从交替叠堆(32,42)的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
113.存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器叠堆结构55。存储器叠堆结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器叠堆结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口并且构成支撑柱结构。
114.参考图5a至图5c，示出了在存储器开口49和支撑开口内分别形成存储器开口填充结构58和支撑柱结构之后的示例性结构。可以在图3a和图3b的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图3a和图3b的结构的每个支撑开口内形成支撑柱结构的实例。
115.每个存储器叠堆结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为位于牺牲材料层42的层级处的电荷存储层54的部分)和任选的阻挡介电层52的电荷存储区域的竖直叠堆。虽然使用所示出的用于存储器叠堆结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层叠堆或结构的另选存储器叠堆结构。一般来讲，每个存储器开口填充结构58包括存储器叠堆结构55。每个存储器叠堆结构55包括存储器元件的竖直叠堆，诸如位于牺牲材料层42的层级处的电荷存储层54的部分。
116.参考图6a至图6c，接触层级介电层80可以沉积在交替叠堆(32,42)的远侧平坦表面上。接触层级介电层80包括介电材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。接触层级介电层80的厚度可以在100nm至1,000nm诸如200nm至500nm的范围内，但是也可以采用更小和更大的厚度。
117.第一承载衬底500可以附接到接触层级介电层80的物理暴露表面(即，远侧表面)。第一承载衬底500可以具有在300微米至1mm范围内的厚度，并且包括可以在衬底8的背侧的后续减薄期间为交替叠堆(32,42)和衬底8提供结构支撑的材料。第一承载衬底500可以包括半导体(例如，硅)衬底、绝缘(例如，玻璃或塑料)衬底或导电衬底。在第一承载衬底500包括硅衬底的情况下，接触层级介电层80与第一承载衬底500之间的接合可以包括例如氧化硅-硅接合。在一些实施方案中，可以采用临时粘合剂层(未示出)来接合接触层级介电层80和第一承载衬底500。在一些实施方案中，第一承载衬底500可包括具有在100nm至1,000nm范围内的宽度和在100nm至1,000nm范围内的深度以及在300nm至3,000nm范围内的通道间间距的微通道网络，并且可以在第一承载衬底500的接合表面上沉积牺牲的高蚀刻速率氧化硅材料，诸如硼硅酸盐玻璃，以促进与接触层级介电层80的接合以及随后的第一承载衬底500的分离。
118.衬底8可以从背侧减薄。衬底背侧的减薄可以采用各种方法进行。例如，可以采用研磨、抛光、各向异性蚀刻工艺、各向同性蚀刻工艺或它们的组合来移除衬底8的背侧部分。在一些实施方案中，衬底8的底部部分可以切掉。在半导体材料层10的背侧减薄期间，第一
承载衬底500为交替叠堆(32,42)和半导体材料层10提供结构支撑。在减薄工艺之后，半导体材料层10的厚度可以在100nm至3,000nm诸如200nm至1,000nm的范围内，但是也可以采用更小和更大的厚度。
119.参考图7a至图7c，光致抗蚀剂层(未示出)可以施加在半导体材料层10的背侧表面上，并且可以光刻图案化以覆盖存储器阵列区域100而不覆盖连接区域300。可以执行蚀刻工艺诸如各向异性蚀刻工艺以从连接区域300移除半导体材料层10的未掩蔽部分。蚀刻工艺可以对绝缘层32的材料具有选择性。因此，最近侧绝缘层32与半导体材料层10接触。一般来讲，穿过半导体材料层10的开口302可以形成在每个连接区域300内，该连接区域可以设置在例如沿第一水平方向hd1横向间隔开的一对存储器阵列区域100之间。穿过半导体材料层10的开口302可以在减薄半导体材料层10之后形成。位于开口302的位于连接区域300中的区域内的交替叠堆(32,42)的近侧表面的第一部分可以物理暴露，并且位于开口302的区域外部的交替叠堆(32,42)的近侧表面的第二部分接触半导体材料层10的主表面，其为半导体材料层10的前表面。半导体材料层10的前表面(即，主表面)与交替叠堆(32,42)的近侧平坦表面接触。半导体材料层10的物理暴露的背侧可以位于半导体材料层10的正面的相反侧。
120.参考图8a至图8c，任选的图案化硬掩模层271可以形成在交替叠堆(32,42)的近侧表面的第一部分、半导体材料层10的侧壁和半导体材料层10的背侧表面上方。图案化硬掩模层271包括蚀刻掩模材料诸如介电金属氧化物(诸如非晶氧化铝层)、非晶碳或类金刚石碳、氧化硅层和多晶硅层的层叠堆或图案化膜。图案化硬掩模层271包括连接区域300内的开口304，即位于半导体材料层10中的开口302的区域内的交替叠堆(32,42)的近侧表面的第一部分的区域。穿过图案化硬掩模层271的每个开口304小于连接区域300或开口302的面积。可以穿过图案化硬掩模层271形成沿第二水平方向hd2横向间隔开的多个开口304。每个开口304限定了一个区域，在该区域中通过图案化第一层叠堆(32a,42a)随后形成一组近侧阶梯式表面。在一个实施方案中，穿过图案化硬掩模层271的每个开口304可以具有矩形形状，该矩形形状具有沿第一水平方向hd1横向延伸的一对纵向侧壁和沿第二水平方向hd2横向延伸的一对横向侧壁。
121.参考图9a至图9c，可修整蚀刻掩模层273可以施加在图案化硬掩模层271上方，并且可以光刻图案化以在图案化硬掩模层271中的开口304中的相应一个上方形成具有沿第二水平方向hd2横向延伸的边缘的开口306。可修整蚀刻掩模层273包括可以在后续处理步骤期间可控地修整的蚀刻掩模材料。例如，可修整蚀刻掩模层273可以包括提供慢灰化速率的光致抗蚀剂材料。可执行第一各向异性蚀刻工艺以转移由可修整蚀刻掩模层273中的开口306与图案化硬掩模层271中的开口304相交形成的复合图案。可以通过第一各向异性蚀刻工艺蚀刻一对第一绝缘层32a和最靠近半导体材料层10的第一牺牲材料层42a与可修整蚀刻掩模层273中的开口306和图案化硬掩模层271中的开口304的相交的每个区域。
122.参考图10a至10c，可以执行交替的一系列蚀刻掩模修整工艺和各向异性蚀刻工艺以在穿过图案化硬掩模层271的开口的每个区域内形成一组近侧阶梯式表面(也称为第一阶梯式表面)。一般来讲，可以执行多个掩蔽各向异性蚀刻工艺。每个掩蔽各向异性蚀刻工艺采用可修整蚀刻掩模层273和图案化硬掩模层271的组合作为蚀刻掩模。除了图案化硬掩模层271之外，可修整蚀刻掩模层273用作每个掩蔽各向异性蚀刻工艺的蚀刻掩模。可修整
蚀刻掩模层273在每个顺序相邻的一对掩蔽各向异性蚀刻工艺(即，一对掩蔽各向异性蚀刻工艺和紧随该掩蔽各向异性蚀刻工艺之后的另一掩蔽各向异性蚀刻工艺，两者之间没有任何介于其间的掩蔽各向异性蚀刻工艺)之间修整。多个掩蔽各向异性蚀刻工艺沿从衬底(即，半导体材料层10)指向交替叠堆(32,42)的方向，即沿从半导体材料层指向接触层级介电层80的竖直方向，蚀刻在半导体材料层10中的开口下方的第一层叠堆(32a,42a)的部分的未掩蔽区域。
123.通过图案化第一层叠堆(32a,42a)的相应部分，在图案化硬掩模层271中的开口的每个区域内形成一组近侧阶梯式表面。每组近侧阶梯式表面位于穿过半导体材料层10的开口的区域内。阶梯式腔体269形成在每组近侧阶梯式表面上方。每组近侧阶梯式表面可以包括第一绝缘层32a的近侧水平表面以及第一绝缘层32a和第一牺牲材料层42a的侧壁。另选地，每组近侧阶梯式表面可以包括第一牺牲材料层42a的近侧水平表面以及第一绝缘层32a和第一牺牲材料层42a的侧壁。在一个实施方案中，阶梯式腔体269可以覆盖在后向阶梯式介电材料部分265上面，并且可以与该后向阶梯式介电材料部分具有区域重叠。
124.参考图11a至图11c，可修整蚀刻掩模层273的剩余部分可以例如通过灰化或溶解于有机溶剂中来蚀刻。图案化硬掩模层271可以通过对交替叠堆(32,42)和半导体材料层10的材料进行选择性蚀刻来移除。
125.介电填充材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃可以沉积在阶梯式腔体269中和穿过半导体材料层10的每个开口302内。位于包括半导体材料层10的背侧表面的水平平面上方的介电填充材料的多余部分可以通过平坦化工艺诸如化学机械平坦化工艺移除。填充穿过半导体材料层10的开口302的介电填充材料的剩余部分和位于开口下方的一组阶梯式腔体269构成直立阶梯式介电材料部分165。每个直立阶梯式介电材料部分165可以具有位于包括半导体材料层10的背侧表面的水平平面内的平坦表面(其在本文中称为衬底侧平坦表面)。直立阶梯式介电材料部分165可以接触围绕每个阶梯式腔体的第一层叠堆(32a,42a)的近侧阶梯式表面。
126.每个直立阶梯式介电材料部分165可以具有在包括半导体材料层10的背侧表面的水平平面与包括半导体材料层10的前表面的水平平面之间均匀的均匀水平横截面积，以及随着从包括半导体材料层10的前表面的水平平面朝向接触接触层级介电层80的交替叠堆(32,42)的远侧平坦表面的竖直距离减小的可变水平横截面积。因此，当沿半导体材料层10位于底部且接触层级介电层80位于顶部的方向观察时，每个直立阶梯式介电材料部分165可以具有竖直截面轮廓，其中顶部部分具有比底部部分小的宽度，并且竖直截面轮廓在观察者看来处于“直立”位置以形成“直立阶梯式”介电材料部分165。在一个实施方案中，半导体材料层10的背侧表面可以位于包括直立阶梯式介电材料部分165的衬底侧平坦表面(其也称为背侧平坦表面)的水平平面内。直立阶梯式介电材料部分165的侧壁可以接触半导体材料层10。
127.参考图12a至图12c，光致抗蚀剂层(未示出)可以施加在半导体材料层10的背侧表面和直立阶梯式介电材料部分165的衬底侧平坦表面上方，并且可以光刻图案化以在连接区域300内的不与后向阶梯式介电材料部分265和直立阶梯式介电材料部分165重叠的区域中形成开口阵列。光致抗蚀剂层中的每个开口可以形成在其中存在交替叠堆(32,42)的每个层的区域内。
128.可以执行各向异性蚀刻工艺以形成延伸穿过直立阶梯式介电材料部分165、交替叠堆(32,42)和接触层级介电层80的通孔腔体阵列。形成竖直延伸到第一承载衬底500的通孔腔体。通孔腔体竖直延伸穿过交替叠堆(32,42)，并且随后用于形成导电通孔结构，该导电通孔结构提供待形成在交替叠堆(32,42)的近侧和交替叠堆(32,42)的远侧上的金属互连结构之间的电连接，并且因此在本文中被称为贯穿叠堆连接通孔腔体283。
129.参考图13a至图13c，包括介电材料诸如氧化硅的共形介电材料层可以沉积在贯穿叠堆连接通孔腔体283中，并且沉积在半导体材料层10的背侧表面和直立阶梯式介电材料部分165的衬底侧平坦表面上方。可以执行各向异性蚀刻工艺以移除共形介电材料层的水平部分。保形介电材料层的每个剩余的管状部分构成管状介电间隔物82。每个管状介电间隔物82可以竖直延伸穿过直立阶梯式介电材料部分165、交替叠堆(32,42)和接触层级介电层80，并且可以接触它们的侧壁。每个管状介电间隔物82可以在内圆柱形侧壁与外圆柱形侧壁之间具有5nm至100nm范围内的厚度，但是也可以采用更小和更大的厚度。
130.牺牲填充材料诸如非晶硅或非晶碳可以沉积在贯穿叠堆连接通孔腔体283的剩余体积中。可通过平坦化工艺从包括直立阶梯式介电材料部分165的衬底侧平坦表面的水平平面上方移除牺牲填充材料的多余部分，该平坦化工艺可以采用凹陷蚀刻工艺和/或化学机械平坦化工艺。位于贯穿叠堆连接通孔腔体283中的相应一个内的牺牲填充材料的每个剩余部分包括牺牲通孔结构287。牺牲通孔结构287和管状介电间隔物82的每个连续组合构成工艺中的横向隔离的贯穿叠堆连接通孔结构(287,82)，其随后被修改以形成横向隔离的贯穿叠堆连接通孔结构。另选地，可以在贯穿叠堆连接通孔腔体283的剩余体积中沉积导电材料而不是牺牲填充材料。在这种情况下，在该步骤形成横向隔离的贯穿叠堆连接通孔结构。
131.参考图14a到14c，光致抗蚀剂层(未示出)可以施加在半导体材料层10的背侧表面和直立阶梯式介电材料部分165的衬底侧平坦表面上方，并且可以光刻图案化以形成沿连接第一存储器阵列区域100a和第二存储器阵列区域100b的水平方向横向延伸的线形开口。例如，线形开口可以沿第一水平方向hd1横向延伸，并且沿第二水平方向hd2具有均匀宽度。沿第二水平方向hd2的每个线形开口的宽度可以大于每个牺牲材料层42的厚度，并且可以在牺牲材料层42的厚度的两倍到每个牺牲材料层42的厚度的60倍的范围内。
132.可以执行各向异性蚀刻工艺以蚀刻半导体材料层10、直立阶梯式介电材料部分165和交替叠堆(32,42)的未掩蔽部分。可以形成沿第一水平方向hd1横向延伸的线沟槽79。每个线沟槽79可以至少竖直延伸到接触层级介电层80的近侧水平表面，并且可以部分地延伸到接触层级介电层80中或穿过该接触层级介电层。半导体材料层10被分成多个半导体材料层10，该多个半导体材料层在每个存储器阵列区域100内沿第二水平方向hd2横向间隔开。交替叠堆(32,42)被分成位于相应的相邻的一对线沟槽79之间的多个交替叠堆(32,42)。直立阶梯式介电材料部分165可以分成多个直立阶梯式介电材料部分165。每个直立阶梯式介电材料部分165可以位于相邻的一对线沟槽79之间，并且可以包括接触由线沟槽79分开的交替叠堆(32,42)的一组近侧阶梯式表面的相应的一组阶梯式表面。
133.每个交替叠堆(32,42)可以在第一存储器阵列区域100a与第二存储器阵列区域100b之间横向延伸，并且可以包括与直立阶梯式介电材料部分165相邻的窄连接区域200。交替叠堆(32,42)的每个连接区域200具有一定宽度，该宽度为相邻的一对线沟槽79之间的
距离减去直立阶梯式介电材料部分165的宽度。每个交替叠堆(32,42)可以包括第一绝缘层32a(它们是在图13a至图13c的处理步骤中的第一绝缘层32a的图案化部分)和第一牺牲材料层42a(它们是在图13a至图13c的处理步骤中的第一牺牲材料层42a的图案化部分)的相应第一层叠堆、第二绝缘层32b(它们是在图13a至图13c的处理步骤中的第二绝缘层32b的图案化部分)和第二牺牲材料层42b(它们是在图13a至图13c的处理步骤中的第二牺牲材料层42b的图案化部分)的相应第二层叠堆，以及相应中间层级绝缘层32m(它是在图13a至图13c的处理步骤中的中间层级绝缘层32m的图案化部分)。
134.在一个实施方案中，每个线沟槽79可以具有沿宽度方向，即沿垂直于长度方向(诸如第一水平方向hd1)的竖直平面的锥形竖直截面轮廓。在这种情况下，每个线沟槽79在最近侧绝缘层32(即，与半导体材料层10接触的第一绝缘层32a)处的宽度可以大于每个线沟槽79在最远侧绝缘层32(即，与接触层级介电层80接触的第二绝缘层32b)处的宽度。在一个实施方案中，线沟槽79可以具有锥形纵向侧壁。在沿垂直于第一水平方向hd1的竖直平面的竖直截面视图中，锥形纵向侧壁的锥角(如相对于竖直方向测量的)可以在0.2度至10度的范围内，诸如0.5度至3度，但是也可以采用更小和更大的锥角。可以在各向异性蚀刻工艺之后移除光致抗蚀剂层。
135.参考图15a至图15c，可例如采用蚀刻工艺将蚀刻剂引入线沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。横向凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以相对于绝缘层32的第一材料、直立阶梯式介电材料部分165的材料、后向阶梯式介电材料部分265的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料层42可以包括氮化硅，并且绝缘层32、直立阶梯式介电材料部分165和后向阶梯式介电材料部分265的材料可以包括氧化硅材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)。
136.选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入线沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。支撑柱结构(未示出)、直立阶梯式介电材料部分165、后向阶梯式介电材料部分265和存储器开口填充结构58提供结构支撑，而横向凹陷部43存在于先前由牺牲材料层42占据的体积内。
137.每个横向凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个横向凹陷部43的侧向尺寸可大于横向凹陷部43的高度。多个横向凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。在一个实施方案中，存储器阵列区100可以包括单体三维nand串阵列，该单体三维nand串阵列具有设置在半导体材料层10上的多个器件层级。在这种情况下，每个横向凹陷部43可限定用于接纳单体三维nand串阵列的相应字线的空间。
138.多个横向凹陷部43中的每个背侧凹陷部可基本平行于衬底8的顶部表面延伸。横向凹陷部43可由下层绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地界定。在一个实施方案中，每个横向凹陷部43可以始终具有均一高度。横向凹陷部43包括形成在从中移除第一牺牲材料层42a的体积内的第一横向凹陷43a以及形成在从中移除第二牺牲材料层
42b的体积内的第二横向凹陷部43b。
139.可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，热转换和/或等离子体转换可用于将每个基座沟道部分11的表面部分转换成管状介电间隔物216。半导体氧化物衬垫(未示出)可以形成在半导体材料层10的物理暴露表面上。在一个实施方案中，每个管状介电间隔物216可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物216包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物216的材料是介电材料。在一个实施方案中，管状介电间隔物216可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
140.参考图16a至图16c，可以任选地通过保形沉积过程来形成背侧阻挡介电层。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的一部分的介电材料，该控制栅极电介质用于随后在横向凹陷部43中形成的控制栅。在一个实施方案中，背侧阻挡介电层包括介电金属氧化物层，诸如氧化铝层。背侧阻挡介电层的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
141.金属阻挡层可以沉积在横向凹陷部43中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如tin、tan、wn或其叠堆，或者可以包括导电金属碳化物材料诸如tic、tac、wc或其叠堆。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(cvd)或原子层沉积(ald)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如tin组成。
142.金属填充材料沉积在该多个横向凹陷部43中、在该至少一个线沟槽79的侧壁上以及在接触层级介电层73的顶表面上方，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如wf6进行沉积。在一个实施方案中，金属填充材料层可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器开口填充结构58间隔开，该金属阻挡层是阻止氟原子扩散穿过其的金属阻挡层。
143.多个导电层46可形成在多个横向凹陷部43中，并且连续金属材料层可形成在每个线沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层的一部分和金属填充材料层的一部分。连续金属材料层包括金属阻挡层的连续部分和金属填充材料层的连续部分，它们位于线沟槽79中或半导体材料层10上方或直立阶梯式介电材料部分165上方。
144.例如，通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合，从每个线沟槽79的侧壁、从半导体材料层10的上方和从直立阶梯式介电材料部分165的上方回蚀连续导电
材料层的沉积金属材料。横向凹陷部43中的沉积金属材料的每个剩余部分包括导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。导电层46包括形成在第一背侧凹陷部43a中的第一导电层46a和形成在第二背侧凹陷部43b中的第二导电层46b。
145.每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器叠堆结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。此外，一个或多个最上面的导电层46可以用作源极侧选择栅极电极，并且一个或多个最下面的导电层46可以用作漏极侧选择栅极电极。
146.参考图17a至图17c，介电填充材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃可以沉积在线沟槽79中以及半导体材料层10和直立阶梯式介电材料部分165上方。可以从包括半导体材料层10的背侧表面的水平平面上方移除介电填充材料的多余部分。填充线沟槽79的介电填充材料的每个剩余部分包括介电线沟槽填充结构76。介电线沟槽填充结构76的顶部表面(即，衬底侧平坦表面)可以位于包括半导体材料层10的背侧表面的水平平面内。每个介电线沟槽填充结构76的衬底侧平坦表面可以具有比接触第一承载衬底500的介电线沟槽填充结构76的互连侧平坦表面更大的宽度。另选地，由介电间隔物围绕的导电源极局部互连可以形成在每个线沟槽79而不是介电线沟槽填充结构76中。
147.参考图18a至图18c，光致抗蚀剂层(未示出)可以施加在半导体材料层10的背侧表面和直立阶梯式介电材料部分165的衬底侧平坦表面上方，并且可以光刻图案化以在覆盖在直立阶梯式介电材料部分165上面的区域中形成开口阵列。具体地，光致抗蚀剂层中的每个开口可以形成在第一绝缘层32a和第一导电层46a的相应第一层叠堆的一组近侧阶梯式表面内的水平表面的区域内。可以执行各向异性蚀刻工艺以蚀刻穿过直立阶梯式介电材料部分165的未掩蔽部分和与直立阶梯式介电材料部分165接触的任何第一绝缘层32a以形成接触通孔腔体，其在本文中称为衬底侧接触通孔腔体。相应的第一导电层46a的水平表面可以物理地暴露在每个衬底侧接触通孔腔体的底部。
148.至少一种导电材料诸如金属氮化物衬垫材料(例如tin、tan和/或wn)和金属填充材料的组合可以沉积在衬底侧接触通孔腔体中。可通过平面化工艺从包括直立阶梯式介电材料部分165的衬底侧平坦表面的水平平面上方移除该至少一种导电材料的多余部分。该平面化工艺可采用凹陷蚀刻工艺和/或化学机械平面化工艺。填充衬底侧接触通孔腔体的至少一种导电材料的每个剩余部分构成接触通孔结构，其在本文中被称为衬底侧接触通孔结构286。
149.一般来讲，衬底侧接触通孔结构286可以通过第一导电层46a中的相应一个的近侧表面上的直立阶梯式介电材料部分165形成。在一个实施方案中，衬底侧接触通孔结构286的衬底侧端面可以位于包括直立阶梯式介电材料部分165的衬底侧平坦表面的水平平面内。
150.参考图19a至图19c，第一背侧绝缘层290可以沉积在半导体材料层10和直立阶梯式介电材料部分165上方。第一背侧绝缘层290包括介电材料诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。可以通过光刻图案化步骤和各向异性蚀刻步骤的组合穿过第一背侧绝缘层
290形成腔体(其可以包括线腔体)。金属互连结构诸如金属线可以形成在第一背侧绝缘层290中的腔体内。嵌入第一背侧绝缘层290内的金属互连结构在本文中被称为衬底侧金属互连结构296。衬底侧金属互连结构296内的金属线在本文中被称为源极侧金属线。
151.可以选择衬底侧金属互连结构296的图案，使得衬底侧金属互连结构296在衬底侧接触通孔结构286的每个衬底侧端面与牺牲通孔结构287中的相应一个的衬底侧端面之间提供横向导电路径。虽然本公开描述了采用其中衬底侧金属互连结构296形成为接触直立阶梯式介电材料部分165的衬底侧平坦表面的源极侧金属线的实施方案，但是本文明确地设想了其中形成多个背侧绝缘层(未示出)并且衬底侧金属互连结构296形成为包括嵌入在多个背侧绝缘层内的金属线和金属通孔结构的多层结构的实施方案。一般来讲，衬底侧金属互连结构296的子集可以在衬底侧接触通孔结构286的衬底侧端面与牺牲通孔结构287中的相应一个的衬底侧端面之间提供导电路径。在一个实施方案中，每个衬底侧金属互连结构296可以将相应的衬底侧接触通孔结构286与其相应的牺牲通孔结构287电连接，该牺牲通孔结构位于相应的线沟槽79的与相应的衬底侧接触通孔结构286相对的一侧。因此，衬底侧金属互连结构296可以在填充有相应介电线沟槽填充结构76的相应线沟槽79上方延伸。
152.参考图20，可以在第一背侧绝缘层290上沉积附加的背侧绝缘层，诸如第二背侧绝缘层292。所有背侧绝缘层的集合在本文中被称为至少一个背侧绝缘层(290,292)，或者当共同观察时被称为背侧绝缘层(290,292)。随后，可以将第二承载衬底600附接到至少一个背侧绝缘层(290,292)的物理暴露的平坦表面。第二承载衬底600可以具有在300微米至1mm范围内的厚度，并且包括可以在随后的处理步骤期间为交替叠堆(32,46)提供结构支撑的材料。第二承载衬底600可以包括半导体(例如，硅)衬底、绝缘(例如，玻璃或塑料)衬底或导电衬底。在第二承载衬底600包括硅衬底的情况下，至少一个背侧绝缘层(290,292)与第二承载衬底600之间的接合可以包括例如氧化硅-硅的接合。在一些实施方案中，可以采用临时粘合剂层(未示出)来接合至少一个背侧绝缘层(290,292)和第二承载衬底600。在一些实施方案中，第二承载衬底600可包括具有在100nm至1,000nm范围内的宽度和在100nm至1,000nm范围内的深度以及在300nm至3,000nm范围内的通道间间距的微通道网络，并且可以在第二承载衬底600的接合表面上沉积牺牲的高蚀刻速率氧化硅材料，诸如硼硅酸盐玻璃，以促进与至少一个背侧绝缘层(290,292)的接合以及随后的第二承载衬底600的分离。随后可以通过执行适当的分离工艺将第一承载衬底500从接触层级介电层80分离，该分离工艺可以包括机械分离、各向同性蚀刻工艺、热退火和/或通过适当的光的照射(诸如紫外线照射)。
153.参考图21，示例性结构可以翻转，使得接触层级介电层80面向上，即，在倒置方向上。可以执行蚀刻牺牲通孔结构(如果存在的话)287的材料的选择性蚀刻工艺以移除牺牲通孔结构287。选择性蚀刻工艺蚀刻牺牲通孔结构287的材料，其对接触层级介电层80、管状介电间隔物82和衬底侧金属互连结构296的材料有选择性。例如，可以采用湿法蚀刻工艺。可以在移除牺牲通孔结构287的体积中形成贯穿叠堆通孔腔体285。另选地，如果在较早的步骤中形成横向隔离的贯穿叠堆连接通孔结构的导电层代替牺牲通孔结构287，则可以省略该移除步骤。
154.可以在接触层级介电层80上施加光致抗蚀剂层(未示出)，并且可以光刻图案化以在覆盖在后向阶梯式介电材料部分265上面的区域中形成开口阵列。具体地，光致抗蚀剂层
中的每个开口可以形成在第二绝缘层32b和第二一导电层46b的相应第二层叠堆的一组远侧阶梯式表面内的水平表面的区域内。可以执行各向异性蚀刻工艺以蚀刻穿过后向阶梯式介电材料部分265的未掩蔽部分和与后向阶梯式介电材料部分265接触的任何第二绝缘层32b以形成接触通孔腔体，其在本文中称为互连侧接触通孔腔体。相应的第二导电层46b的水平表面可以物理地暴露在每个互连侧接触通孔腔体85的底部。
155.另一个光致抗蚀剂层(未示出)可以施加在接触层级介电层80上方，并且可以光刻图案化以在覆盖在漏极区域63上面的区域中形成开口。可以执行各向异性蚀刻工艺以在存储器开口填充结构58的每个漏极区域63上方形成漏极接触通孔腔体87。另选地，可以在同一图案化和蚀刻步骤期间形成两个或更多个或所有腔体(285,85,87)。
156.参考图22，至少一种导电材料诸如金属氮化物衬垫材料(例如tin、tan和/或wn)和金属填充材料的组合可以沉积在贯穿叠堆通孔腔体(如果存在的话)285、互连侧接触通孔腔体285和漏极接触通孔腔体87中。可通过平面化工艺从包括接触层级介电层80的远侧平坦表面的水平平面上方移除该至少一种导电材料的多余部分。该平面化工艺可采用凹陷蚀刻工艺和/或化学机械平面化工艺。填充互连侧接触通孔腔体85的至少一种导电材料的每个剩余部分构成接触通孔结构，其在本文中被称为互连侧接触通孔结构86。填充贯穿叠堆通孔腔体285的至少一种导电材料的每个剩余部分构成接触通孔结构，其在本文中被称为连接通孔结构288。连接通孔结构288和管状介电间隔物82的每个连续组合构成横向隔离的贯穿叠堆连接通孔结构(288,82)。填充漏极接触通孔腔体87的至少一种导电材料的每个剩余部分构成接触通孔结构，其在本文中被称为漏极接触通孔结构88。
157.一般来讲，互连侧接触通孔结构86可以通过第二导电层46b中的相应一个的远侧表面上的后向阶梯式介电材料部分265形成。在一个实施方案中，互连侧接触通孔结构86的互连侧端面(即，远侧表面)可以位于包括接触层级介电层80的远侧表面的水平平面内。
158.每个横向隔离的贯穿叠堆连接通孔结构(288,82)竖直延伸穿过交替叠堆(32,46)内的每一层、直立阶梯式介电材料部分165和接触层级介电层80。连接通孔结构288的衬底侧端面可以接触衬底侧金属互连结构296，其电连接衬底侧接触通孔结构286(以及因此第一电连接层46a)和连接通孔结构288的相应对。横向隔离的贯穿叠堆连接通孔结构(288,82)的源极侧端面可以位于包括衬底侧接触通孔结构286的衬底侧端面的水平平面内。横向隔离的贯穿叠堆连接通孔结构(288,82)的互连侧端面可以位于包括互连侧接触通孔结构86的互连侧端面的水平平面内。
159.第一线层级介电层90可以形成在接触层级介电层80上，第一线层级金属线96可以形成在第一线层级介电层90中。第一线层级金属线96可以包括接触相应的一组漏极接触通孔结构88的位线96b、接触互连侧接触通孔结构86的第一字线连接金属线、接触连接通孔结构288的第二字线连接金属线以及附加的金属线。
160.第一通孔层级介电层110可以沉积在第一线层级介电层90上方，并且第一通孔层级金属通孔结构118可以形成在其中。第二线层级介电层120可以沉积在第一线层级介电层110上方，并且第二线层级金属线128可以形成在其中。第二通孔层级介电层130可以沉积在第二线层级介电层120上方，并且第二通孔层级金属通孔结构138可以形成在其中。垫层级介电层140可以形成在第二通孔层级介电层130上方，并且存储器侧金属接合垫148可以形成在其中。第一线层级介电层90、第一通孔层级介电层110、第二线层级介电层120、第二通
孔层级介电层130和垫层级介电层140在本文中统称为互连层级介电层(90,110,120,130,140)。第一线层级金属线96、第一通孔层级金属通孔结构118、第二线层级金属线128和第二通孔层级金属通孔结构138在本文中统称为存储器侧金属互连结构(96,118,128,138)。虽然本公开描述了采用其中互连层级介电层(90,110,120,130,140)嵌入两层金属线结构和两层金属通孔结构的实施方案，但是本文明确地设想了其中采用更少或更多数量的金属线层级和金属通孔层级的实施方案。
161.一般来讲，存储器侧金属互连结构(96,118,128,138)电连接到位于存储器开口填充结构58内的漏极区域和导电层46。包括半导体材料层10的衬底位于绝缘层32和导电层46的交替叠堆的近侧。互连层级介电层(90,110,120,130,140)嵌入存储器侧金属互连结构(96,118,128,138)，并且相对于交替叠堆(32,46)位于衬底的相反侧上。存储器侧金属接合垫148嵌入在互连层级介电层140中，并且电连接到存储器侧金属互连结构(96,118,128,138)。提供了存储器裸片900和第二承载衬底600的组件。
162.参考图23，示出了根据本公开的实施方案的逻辑裸片700。逻辑裸片700可以包括逻辑裸片衬底708和在其上形成的半导体器件710。逻辑裸片衬底708包括至少在其上部部分处的逻辑裸片衬底半导体层709。可以在逻辑裸片衬底半导体层709的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以cmos配置布置。一般来讲，半导体器件710可以包括逻辑电路，该逻辑电路被配置为控制存储器裸片900中的存储器叠堆结构55内的存储器元件的操作。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。
163.介电材料层形成在半导体器件上方，该介电材料层在本文中被称为逻辑侧介电材料层760。逻辑侧介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下层结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的逻辑侧互连介电层764、覆盖在逻辑侧互连介电层764上面的氮化硅层(例如，氢扩散阻挡层)766以及逻辑侧接合垫层级介电层768。
164.逻辑侧介电材料层760用作逻辑侧金属互连结构780的基质，该逻辑侧金属互连结构提供半导体器件710与逻辑侧金属接合垫792之间的电连接。逻辑侧金属接合垫792嵌入在逻辑侧接合垫层级介电层768内。逻辑侧互连介电层764内的每个介电材料层可以包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，逻辑侧互连介电层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。逻辑侧金属互连结构780形成在逻辑侧介电材料层760的介电层叠堆内。逻辑侧金属互连结构780可以包括各种金属通孔结构786和各种金属线结构788。
165.一般来讲，逻辑裸片700包括被配置为控制存储器裸片900内的三维存储器器件的操作的支持(即，驱动器/外围)电路。逻辑侧金属接合垫792可以具有存储器侧金属接合垫148的图案的镜像图案。
166.参考图24，逻辑裸片700可以接合到存储器裸片900。例如，逻辑侧金属接合垫792可以通过金属-金属接合而接合到存储器侧金属接合垫148中的相应一个。在逻辑侧接合垫
层级介电层768和垫层级介电层140包括氧化硅的情况下，可以使用氧化物-氧化物接合来补充或代替金属-金属接合。第二承载衬底600可以与存储器裸片900和逻辑裸片700的组件分离。
167.一般来讲，逻辑侧金属接合垫792可以接合到存储器侧金属接合垫148中的相应一个。逻辑裸片700包括被配置为控制存储器裸片900内的三维存储器器件的操作的支持电路。支持电路可以包括位线驱动器、字线驱动器、读出放大器、位线地址解码器、字线地址解码器、输入/输出控制电路和可用于控制存储器裸片900中的三维存储器阵列的操作的各种其他电路。
168.参考图24，可以任选地穿过背侧绝缘层(290,292)形成背侧接触结构。背侧接触结构可以包括例如源极接触金属垫298，其通过背侧绝缘层(290,292)与源电极和/或局部互连(为清楚起见未示出)电接触而形成。在一个实施方案中，源极接触金属垫298可以形成为接合垫，其可以用于c4接合或引线接合。
169.参考所有附图并且根据本公开的各种实施方案，提供了包括存储器裸片900的半导体结构。存储器裸片900包括：绝缘层32和导电层46的交替叠堆，该交替叠堆位于衬底(例如，包括半导体材料层10的衬底8的剩余部分)上方；以及存储器叠堆结构55，该存储器叠堆结构竖直延伸穿过交替叠堆(32,46)，其中：交替叠堆(32,46)包括第一层叠堆和第二层叠堆，该第一层叠堆包括第一绝缘层32a和第一导电层46a，该第二层叠堆包括第二绝缘层32b和第二导电层46b并通过第一交替叠堆与衬底竖直间隔开；第一层叠堆(32a,46a)包括第一阶梯区域，其中第一导电层46a具有随着距衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面；并且第二层叠堆(32b,46b)包括第二阶梯区域，其中第二导电层46b具有随着距衬底的竖直距离而减小的相应横向范围，以提供第二阶梯式表面。
170.在一个实施方案中，存储器裸片900还包括：直立阶梯式介电材料部分165，该直立阶梯式介电材料部分接触第一阶梯式表面并且具有随着距衬底(诸如半导体材料层10)的竖直距离而减小的第一可变水平横截面积；以及后向阶梯式介电材料部分265，该后向阶梯式介电材料部分接触第二阶梯式表面，具有随着距衬底的竖直距离而增加的第二可变水平横截面积。
171.在一个实施方案中，存储器裸片900还包括：衬底侧接触通孔结构286，该衬底侧接触通孔结构竖直延伸穿过直立阶梯式介电材料部分165并接触第一导电层46a中的相应一个的近侧表面；以及互连侧接触通孔结构86，该互连侧接触通孔结构竖直延伸穿过后向阶梯式介电材料部分265并接触第二导电层46b中的相应一个的远侧表面。
172.在一个实施方案中，衬底包括半导体材料层10，该半导体材料层具有与交替叠堆(32,46)的近侧平坦表面接触的前表面和位于前表面的相反侧上的背侧表面；并且存储器裸片900包括位于交替叠堆(32,46)的远侧平坦表面上的接触层级介电层80。
173.在一个实施方案中，衬底侧接触通孔结构286的衬底侧端面位于包括直立阶梯式介电材料部分165的平坦表面的水平平面内。在一个实施方案中，半导体材料层10的背侧表面位于包括直立阶梯式介电材料部分165的平坦表面的水平平面内；并且直立阶梯式介电材料部分165的侧壁接触半导体材料层10。在一个实施方案中，互连侧接触通孔结构86的互连侧端面位于包括接触层级介电层80的远侧表面的水平平面内。
174.在一个实施方案中，存储器裸片900还包括：横向隔离的贯穿叠堆连接通孔结构
(82,288)，该横向隔离的贯穿叠堆连接通孔结构包括连接通孔结构288和管状介电间隔物82的相应组合并竖直延伸穿过交替叠堆(32,46)内的每一层；以及衬底侧金属互连结构296，该衬底侧金属互连结构电连接衬底侧接触通孔结构286中的一个和连接通孔结构288中的一个的相应对。在一个实施方案中，衬底侧金属互连结构296中的每个衬底侧金属互连结构包括接触直立阶梯式介电材料部分165的平坦表面的源极侧金属线。在一个实施方案中，存储器裸片900还包括背侧绝缘层(290,292)，该背侧绝缘层接触半导体材料层10的背侧表面和直立阶梯式介电材料部分165的平坦表面并嵌入衬底侧金属互连结构196。
175.在一个实施方案中，横向隔离的贯穿叠堆连接通孔结构(82,288)竖直延伸穿过接触层级介电层80和直立阶梯式介电材料部分165；横向隔离的贯穿叠堆连接通孔结构(82,288)的源极侧端面位于包括衬底侧接触通孔结构286的衬底侧端面的水平平面内；并且横向隔离的贯穿叠堆连接通孔结构(82,288)的互连侧端面位于包括互连侧接触通孔结构86的互连侧端面的水平平面内。
176.在一个实施方案中，存储器裸片900还包括嵌入金属互连结构(96,118,128,138)并且相对于交替叠堆(32,46)位于衬底的相反侧上的互连层级介电层(90,110,120,130,140)，其中金属互连结构(96,118,128,138)电连接到导电层46。
177.在一个实施方案中，半导体结构还包括逻辑裸片700，该逻辑裸片包括被配置为控制存储器叠堆结构55内的存储器元件的操作的逻辑电路，并且包括嵌入逻辑侧金属互连结构780和逻辑侧金属接合垫792的逻辑侧介电材料层760，其中：存储器裸片900包括嵌入在互连层级介电层(90,110,120,130,140)中并电连接到金属互连结构(96,118,128,138)的存储器侧金属接合垫148；并且逻辑裸片700通过逻辑侧金属接合垫792与存储器侧金属接合垫148之间的金属-金属接合而接合到存储器裸片900。
178.本公开的各种实施方案可用于提供包括双面阶梯式表面的三维存储器阵列。可用于三维存储器阵列的导电层的数量可以通过使用双面阶梯式表面而增加，并且可以加倍。增加数量的导电层可以有利地用于增加三维存储器阵列中的器件密度。此外，与阶梯区域位于存储器裸片的相同侧上相比，每个阶梯区域的面积可以减小一半。最后，还可以减小芯片长度，以改善封装中裸片的贴合度。可以在逻辑裸片700中提供用于操作三维存储器阵列的逻辑电路，该逻辑裸片可以通过金属-金属接合或通过其他合适的接合方法而接合到存储器裸片900。
179.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。