半导体器件和方法与流程

1.本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。


背景技术：

2.由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高源于最小特征尺寸的迭代减小，这允许将更多组件集成到给定区域。随着对缩小电子器件的需求不断增长，出现了对更小、更具创造性的半导体管芯封装技术的需求。


技术实现要素：

3.根据本发明的一个方面，提供了一种半导体器件，包括：钝化层，位于半导体衬底上；第一再分布线，位于所述钝化层上并且沿所述钝化层延伸；第二再分布线，位于所述钝化层上并且沿所述钝化层延伸；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述钝化层上；以及凸块下金属化层，具有凸块部分和第一通孔部分，所述凸块部分设置在所述第一介电层上并且沿着所述第一介电层延伸，所述凸块部分与所述第一再分布线和所述第二再分布线重叠，所述第一通孔部分延伸穿过所述第一介电层以物理和电连接到所述第一再分布线。
4.根据本发明的另一个方面，提供了一种半导体器件，包括：第一钝化层，位于半导体衬底上；第一再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第一再分布线具有第一宽度；第二再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第二再分布线具有第二宽度，所述第二再分布线与所述第一再分布线隔开第一距离；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述第一钝化层上；以及凸块下金属化层，位于所述第一介电层上，所述凸块下金属化层连接到所述第一再分布线和所述第二再分布线，所述凸块下金属化层具有第三宽度，所述第三宽度大于所述第一宽度、所述第二宽度和所述第一距离的总和。
5.根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：在半导体衬底上沉积第一钝化层；在所述第一钝化层上形成沿所述第一钝化层延伸的第一再分布线和第二再分布线；在所述第一再分布线与所述第二再分布线上形成第一介电层；在所述第一介电层中图案化第一开口和第二开口，所述第一开口暴露所述第一再分布线，所述第二开口暴露所述第二再分布线；以及在所述第一开口和所述第二开口中形成凸块下金属化层，所述凸块下金属化层与所述第一再分布线和所述第二再分布线重叠。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
7.图1至图7是根据一些实施例的集成电路管芯制造的各中间阶段的截面图。
8.图8a、8b、9a、9b、10a和10b是根据各种实施例的集成电路管芯的顶视图。
9.图11是根据一些实施例的集成电路管芯的详细视图。
10.图12是根据一些实施例的集成电路管芯的截面图。
11.图13是根据一些实施例的集成电路管芯的截面图。
12.图14是根据一些实施例的集成电路封装的截面图。
具体实施方式
13.本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
14.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
15.根据各种实施例，在半导体衬底上方形成再分布线，并且形成与再分布线连接的ubm。ubm形成为大宽度，使得它们与多条下面的再分布线重叠，可选地包括ubm未连接至的下面的再分布线(例如，伪再分布线或其他功能性再分布线)。将ubm形成为大尺寸允许更大的接触面积(这可以降低接触电阻)并允许再分布线的布线具有更大的灵活性。
16.图1至图7是根据一些实施例的集成电路管芯50的制造的中间阶段的截面图。集成电路管芯50将在后续处理中被封装以形成集成电路封装件。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(cpu)、图形处理单元(gpu)、片上系统(soc)、应用处理器(ap)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、电源管理管芯(例如，电源管理集成电路(pmic)管芯)、射频(rf)管芯、传感器管芯、微机电系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe))管芯)等或它们的组合。集成电路管芯50可以形成在晶圆中，该晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同器件区域。集成电路管芯50可根据适用的制造工艺进行处理以形成集成电路。
17.在图1中，提供了半导体衬底52。半导体衬底52可以是掺杂或未掺杂的硅，或者是绝缘体上半导体(soi)衬底的有源层。半导体衬底52可以包括：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，例如多层或梯度衬底。半导体衬底52具有有源表面(例如，图1中朝上的表面)，有时称为正面，和非有源表面(例如，图1中朝下的表面)，有时称为背面。器件
形成在半导体衬底52的有源表面处。器件可以是有源器件(例如晶体管、二极管等)或无源器件(例如电容器、电感器、电阻器等)。非有源表面可以没有器件。
18.互连结构54形成在半导体衬底52的有源表面上方，用于电连接半导体衬底52的各器件以形成集成电路。互连结构54可以包括一个或多个介电层和介电层中的相应金属化图案。用于介电层的可接受的介电材料包括诸如氧化硅、氧化铝等氧化物；氮化物，诸如氮化硅；碳化硅等碳化物；它们的组合；或类似。介电层可以由例如碳掺杂氧化物的低k(lk)电介质、例如多孔碳掺杂二氧化硅的极低k(elk)电介质等形成。其他可接受的介电材料包括光敏聚合物，例如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)基聚合物、它们的组合等。金属化图案可以包括导电通孔和/或导线以互连半导体衬底52的各器件。金属化图案可以由导电材料形成，诸如金属(例如铜、钴、铝、金、它们的组合等)。互连结构54可以通过镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺等。
19.接触焊盘56形成在集成电路管芯50的正面。接触焊盘56可以是外部连接于此的焊盘、导电柱等。接触焊盘56在互连结构54之中和/或之上。例如，接触焊盘56可以是互连结构54的上部金属化图案的部分。当接触焊盘56是互连结构54的上部金属化图案的部分时，上部金属化图案可以具有特征密度至少为20％。接触焊盘56可以由诸如铜、铝等的金属形成，并且可以通过例如电镀等形成。
20.介电层58在集成电路管芯50的正面。介电层58在互连结构54中和/或之上。例如，介电层58可以是互连结构54的上介电层。介电层58横向围绕接触焊盘56。介电层58可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层58可以例如通过旋涂、层压、化学汽相沉积(cvd)等形成。
21.在一些实施例中(未单独示出)，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是包括多个存储器管芯的存储器器件，例如混合存储多维数据集(hmc)模块、高带宽内存(hbm)模块等。在这样的实施例中，集成电路管芯50包括通过诸如硅通孔的衬底通孔(tsv)互连的多个半导体衬底52。每个半导体衬底52可以(或可以不)具有互连结构54。
22.一个或多个钝化层60形成在介电层58和接触焊盘56上(例如，在互连结构54上)。在所示实施例中，钝化层60包括互连结构54上的第一钝化层60a和第一钝化层60a上的第二钝化层60b。钝化层60可以由一种或多种可接受的介电材料形成，例如氧化硅、氮化硅、例如掺碳的氧化物的低k(lk)电介质、例如掺杂多孔碳的二氧化硅的极低k(elk)电介质、它们的组合等。其他可接受的介电材料包括光敏聚合物，例如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)基聚合物、它们的组合等。钝化层60可以通过沉积(例如，cvd)、旋涂、层压、它们的组合等形成。
23.无源器件62可选地形成在钝化层60之间(例如，在第一钝化层60a和第二钝化层60b之间)。无源器件62包括电容器、电感器、电阻器等。在一些实施例中，无源器件是金属-绝缘体-金属(mim)器件，例如超高密度mim(shdmim)器件。
24.作为形成钝化层60和无源器件62的实例，第一钝化层60a可以被沉积并且例如通过使用可接受的蚀刻工艺，可以在第一钝化层60a中图案化凹槽。一旦在第一钝化层60a中图案化了凹槽，就可以在凹槽内和第一钝化层60a上方沉积一系列金属层和绝缘层，以形成由绝缘层隔开的金属层的三维波纹(corrugated)叠件。波纹叠件形成mim设备。可以通过波
纹叠件的层形成接触件，将mim器件的金属层电连接到互连结构54的金属化图案(例如，到一些接触焊盘56)。无源器件62因此可以电连接到半导体衬底52的器件。然后可以在无源器件62和第一钝化层60a上沉积第二钝化层60b。
25.在图2中，在钝化层60中图案化开口64以暴露接触焊盘56的部分。图案化可以通过可接受的工艺形成，例如当钝化层60由光敏材料形成时通过将钝化层60暴露于光或通过使用例如各向异性蚀刻来蚀刻钝化层60。如果钝化层60由光敏材料形成，它们可以在曝光后显影。当形成无源器件62时，可以在无源器件62周围图案化开口64，使得开口64设置在相邻的无源器件62之间。
26.在图3中，形成了再分布线66。再分布线66具有在钝化层60的顶面(例如，第二钝化层60b的顶面)上并沿其延伸的迹线部分66t。例如，迹线部分66t是平行于半导体衬底52的主表面纵向延伸的导线。再分布线66的至少一些还在开口64的相应开口中具有一个或多个通孔部分66v(例如，延伸穿过钝化层60且通孔部分66v物理和电连接到接触焊盘56)。
27.再分布线66的一些是功能性再分布线66f(见图11)，而一些再分布线66是伪再分布线66d(见图11)。功能性再分布线66f电连接到器件(例如，无源器件62和/或半导体衬底52的器件)，并且可以具有迹线部分66t和通孔部分66v。伪再分布线66d不与器件(例如，无源器件62和/或半导体衬底52的器件)电连接，并且可以仅具有迹线部分66t但可以不具有通孔部分66v。伪再分布线66d可为随后将在伪再分布线66d上方形成的凸块下金属化层(ubm)提供机械支撑。
28.作为形成再分布线66的实例，在钝化层60的顶表面上和开口64中(例如，在接触焊盘56的暴露部分上)形成晶种层66s。在一些实施例中，晶种层66s为可为单层或包括由不同材料形成的多个子层的复合层的金属层。在一些实施例中，晶种层66s包括钛层和钛层上方的铜层。可以使用例如物理汽相沉积(pvd)等形成晶种层66s。然后在晶种层66s上形成且图案化光刻胶(未单独示出)。光刻胶可以通过旋涂等形成并且可以曝光用于图案化。光刻胶的图案对应于再分布线66。图案化形成穿过光刻胶的开口以暴露晶种层66s。然后在光刻胶的开口中和晶种层66s的暴露部分上形成导电材料66c。导电材料66c可以通过镀法形成，例如电镀或化学镀等。导电材料66c可以包括金属，例如铜、银、钴、钛、钨、铝、它们的组合等。例如，导电材料66c可以是利用晶种层66s镀覆的铜、铜银合金或铜钴合金。然后，去除光刻胶以及晶种层66s中其上未形成导电材料66c的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，例如使用氧等离子体等。一旦去除光刻胶，就去除晶种层66s的暴露部分，例如通过使用可接受的蚀刻工艺。晶种层66s的剩余部分和导电材料66c形成再分布线。
29.考虑到要形成的集管芯50的应用，再分布线66可以具有任何类型的顶面。在图示的实施例中，再分布线66具有凸出的顶面。在另一个实施例，再分发线66可以有平坦的顶面，凹入的顶面或多边形的顶面。
30.考虑到要形成的集成电路管芯50的应用，迹线部分66t也可以具有任何类型的侧壁。在图示的实施例中，迹线部分66t具有以恒定宽度间隔开的基本上垂直的侧壁。在另一个实施例中，迹线部分66t具有侧壁，这些侧壁被在远离半导体衬底52延伸的方向上逐渐缩小的宽度间隔开。
31.在图4中，形成介电层72和/或介电层74。可形成介电层72、74中的一者或两者。在图4所描述的实施例中，形成介电层72、74两者。在另一个实施例中(随后在图9中描述)，形
成介电层74而省略介电层72。在又一个实施例中(随后在图10中描述)，形成介电层72而省略介电层74。
32.介电层72形成在再分布线66和钝化层60的顶表面上。介电层72可以由一种或多种可接受的介电材料形成，例如氧化硅、氮化硅、例如掺杂碳的氧化物的低k(lk)电介质、例如掺杂多孔碳的二氧化硅的极低k(elk)电介质、它们的组合等。其他可接受的介电材料包括光敏聚合物，例如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)基聚合物、它们的组合等。介电层72可以通过沉积(例如，cvd)、旋涂、层压、它们的组合等形成。在一些实施例中，介电层72是钝化层。介电层72形成为可以在大约0.3μm到大约3μm的范围内的厚度t1(见图11)。
33.介电层74形成在介电层72(如果存在)上或在再分布线66和钝化层60的顶表面上(当介电层72不存在时)。介电层74可由一种或多种可接受的介电材料形成，例如光敏聚合物，例如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)基聚合物、它们的组合等。其他可接受的电介质材料包括氧化硅、氮化硅、例如掺碳氧化物的低k(lk)电介质、例如掺杂多孔碳的二氧化硅的极低k(elk)电介质、它们的组合等。介电层74可以通过旋涂、层压、沉积(例如，cvd)、它们的组合等形成。在形成介电层74之后，它可以被平坦化，例如通过化学机械抛光(cmp)，使得集成电路管芯50的正面是平坦的。介电层74形成为可以在大约5μm到大约21μm的范围内的厚度t2(见图11)。
34.在一些实施例中，介电层72通过具有良好间隙填充特性的工艺形成。例如，介电层72可以通过cvd或ald由氧化物或氮化物形成，可以具有大约20％至大约95％范围内的阶梯覆盖。在一些实施例中，介电层74通过具有低成本的工艺形成。例如，介电层74可以通过旋涂由聚酰亚胺形成。形成介电层72、74两者可以允许再分布线66之间的区域(例如，间隙76)被基本填充，使得再分布线66之间不存在空隙，同时保持低制造成本。
35.在图5中，在介电层72和/或介电层74中图案化开口78以暴露再分布线66的部分。图案化可以通过可接受的工艺形成，例如当介电层72和/或介电层74由光敏材料形成时通过将介电层72和/或介电层74暴露于光，或通过使用例如各向异性蚀刻来蚀刻介电层72和/或介电层74。如果介电层72和/或介电层74由光敏材料形成，它们可以在曝光后显影。在一些实施例中，即使当介电层72和/或介电层74由光敏材料形成时，开口78也通过可接受的蚀刻形成，例如各向异性蚀刻。随后将更详细地描述开口78的宽度。
36.在图6中，形成ubm 82用于与集成电路管芯50的外部连接。ubm 82可以是可控塌陷芯片连接(c4)凸块、微凸块、导电柱、化学镀镍钯浸金技术(enepig)形成的凸块等。ubm 82具有在介电层74(如果存在)或介电层72(如果存在)的顶表面上并沿其延伸的凸块部分82b。ubm 82还在开口78中具有通孔部分82v(例如，延伸穿过介电层74(如果存在)和/或介电层72(如果存在))，并且通孔部分82v物理和电连接到再分布线66。结果，ubm82电连接到器件(例如，无源器件62和/或半导体衬底52的器件)。ubm 82可以由与再分布线66相同的材料形成。在一些实施例中，ubm 82具有与再分布线66不同的尺寸。如随后将更详细地描述的，ubm 82被形成为大尺寸，使得它们与多条再分布线66重叠。
37.作为形成ubm 82的实例，晶种层82s形成在介电层74(如果存在)或介电层72(如果存在)的顶表面上和开口78中(例如，在再分布线66的暴露部分上)。在一些实施例中，晶种层82s为可为单层或包括由不同材料形成的多个子层的复合层的金属层。在一些实施例中，晶种层82s包括钛层和钛层上方的铜层。晶种层82s可以使用例如pvd等形成。然后在晶种层
82s上形成并且图案化光刻胶(未单独示出)。光刻胶可以通过旋涂等形成并且可以曝光以用于图案化。光刻胶的图案对应于ubm 82。图案化形成穿过光刻胶的开口以暴露晶种层82s。然后在光刻胶的开口中和晶种层82s的暴露部分上形成导电材料82c。导电材料82c可以通过镀法形成，例如电镀或化学镀等。导电材料82c可以包括利用晶种层82s镀覆的金属，例如铜、钛、钨、铝、金、钴等。然后，去除光刻胶和晶种层82s中其上未形成导电材料82c的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，例如使用氧等离子体等。一旦去除光刻胶，就去除晶种层82s的暴露部分，例如通过使用可接受的蚀刻工艺。晶种层82s的剩余部分和导电材料82c形成ubm 82。
38.在一些实施例中，在ubm 82的顶表面上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合并且可以通过镀法工艺形成。
39.考虑到要形成的集成电路管芯50的应用，ubm 82可以具有任何期望数量的通孔部分82v并且可以连接到任何期望数量的下层再分布线66。在所示实施例中，ubm 82具有多个通孔部分82v，其中ubm 82的每个通孔部分82v物理和电连接到对应的下面的再分布线66，而其他下面的再分布线66通过介电层72、74与ubm 82物理和电隔离。在另一个实施例中，ubm 82具有单个通孔部分82v，该通孔部分82v物理和电连接到单个下面的再分布线66，使得其他下面的再分布线66通过介电层72、74与ubm 82物理和电隔离。在又一个实施例中，形成具有不同数量的通孔部分82v的ubm 82。例如，ubm82的第一子集可以具有第一数量的通孔部分82v(例如，一个通孔部分82v)，并且ubm 82的第二子集可以具有第二数量的通孔部分82v(例如，超过一个通孔部分82v)，其中，第一数量与第二数量不同。如随后将更详细地描述的，ubm 82的每个通孔部分82v设置在对应的下面再分布线66的通孔部分66v的正上方。当ubm 82连接到多个下面的再分布线66时，那些再分布线66都可以连接到同一接触焊盘56(如图所示)或不同的接触焊盘56(未单独示出)。
40.此外，考虑到要形成的集成电路管芯50的应用，ubm 82可以连接到下面以任何方式布线的再分布线66。在图示的实施例中，ubm 82物理地和电地连接到下面彼此相邻布线的再分布线66。在另一实施例中，ubm 82物理地和电地连接到下面不相邻布线的再分布线66。例如，ubm 82可以物理和电连接到第一再分布线66，并且通过第二再分布线66，第一再分布线66可以彼此分隔开，其中，ubm 82没有物理和电连接到第二再分布线66。
41.可选地，焊料区域(例如，焊球或焊料凸块)可布置在ubm 82上。焊球可用于对集成电路管芯50执行芯片探针(cp)测试。可对集成电路管芯50执行cp测试，以确定集成电路管芯50是否为已知良好管芯(kgd)。因此，在一些实施例中，只有作为kgd的集成电路管芯50经历后续处理(例如封装)，并且未通过cp测试的器件不经历后续处理(例如未封装)。测试后，可去除焊接区域。
42.在图7中，导电连接件84形成在ubm 82上。导电连接件84可以去除焊料区是球栅阵列(bga)连接件、焊球等。导电连接件84可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过蒸发、电镀、印刷、焊料转移、置球等在ubm 82上初始形成焊料材料层来形成导电连接件84。一旦在ubm 82上已形成了焊料材料层，就可以进行回流以将焊料材料成形为期望的凸块形状。
43.可以执行附加处理以完成集成电路管芯50的形成。例如，当集成电路管芯50形成在包括不同器件区域的晶圆中时，器件区域可以被分割以形成多个集成电路管芯50。分割
工艺可以包括沿着例如在晶圆的器件区域之间的划线区域来锯切。锯切将晶圆的器件区域彼此分离，并且所得集成电路管芯50来自器件区域之一。
44.参考图8a至图11，描述了集成电路管芯50的附加特征。图8a、8b、9a、9b、10a和10b是根据各种实施例的集成电路管芯50的顶视图。图11是根据一些实施例的图7的区域50r的细节视图，示出了集成电路管芯50的附加细节。为了说明清楚，从这些图中省略了集成电路管芯50的一些特征。如上所述，ubm 82可以是几种类型的凸块中的一种。在一些实施例中，ubm 82是微凸块。在一些实施例中，ubm 82是c4凸块。取决于ubm 82是微凸块还是c4凸块，集成电路管芯50可以具有不同的特征。
45.再分布线66的迹线部分66t沿着钝化层60的顶表面纵向延伸，例如在y方向上。再分布线66的迹线部分66t在x方向上的宽度为w1，在y方向上的长度为大于宽度w1的长度。当ubm 82是微凸块时，宽度w1可以在大约1.5μm到大约10μm的范围内。当ubm 82是c4凸块时，宽度w1可以在大约5μm到大约45μm的范围内。再分布线66的迹线部分66t在z方向上具有高度h1。当ubm 82为微凸块时，高度h1可在约3μm至约6μm的范围内。当ubm 82是c4凸块时，高度h1可以在大约3μm到大约6μm的范围内。
46.再分布线66的通孔部分66v在x方向和y方向上可以具有相同的宽度w2，或者在x方向和y方向上可以具有不同的宽度w2。当ubm 82为微凸块时，x方向上的宽度w2可在约1μm至约2.7μm的范围内，而y方向上的宽度w2可在约1μm至约4.5μm的范围内。当ubm 82为c4凸块时，x方向上的宽度w2可在约1.8μm至约2.7μm的范围内，而y方向上的宽度w2可在约1.8μm至约4.5μm的范围内。在一些实施例中，同一集成电路管芯50的不同再分布线66具有不同宽度w2的通孔部分66v。
47.再分布线66的迹线部分66t在x方向上间隔开间隔距离s1，并且再分布线66的通孔部分66v在x方向上间隔开间隔距离s2。间距s1可大于或等于宽度w1，间距s2可大于或等于宽度w2。当ubm 82为微凸块时，间距s1可在约0.2μm至约5μm的范围内，而间距s2可在约2μm至约6μm的范围内。当ubm 82为c4凸块时，间距s1可在约0.5μm至约15μm的范围内，而间距s2可在约2μm至约20μm的范围内。再分布线66的迹线部分66t可具有在约55％至约85％范围内的特征密度。
48.ubm 82形成为大尺寸，使得它们与多条再分布线66重叠。ubm 82在垂直于再分布线66的纵向(例如，y方向)的方向(例如，x方向)上与再分布线66重叠。ubm 82在x方向的宽度w3大于每条下层再分布线66的宽度w1与每条下层再分布线66之间的间距s1的总和。当ubm 82为微凸块时，宽度w3可以在大约5μm到大约22μm的范围内。当ubm 82是c4凸块时，宽度w3可以在大约20μm到大约90μm的范围内。将ubm 82形成为大尺寸允许更大的接触面积(这可以降低接触电阻)并且允许再分布线66的布线具有更大的灵活性。在各种实施例中，ubm 82可以仅与它们连接的再分布线66重叠(如图8a和8b所示)；ubm 82可以与它们连接的再分布线66重叠并且仅部分地与相邻的再分布线66重叠(如图9a和9b所示)；或者ubm 82可以与它们连接的再分布线66重叠并且与相邻的再分布线66(如图10a和10b所示)完全重叠。此外，ubm 82可以仅与它们所连接到的再分布线66的通孔部分66v重叠(如图8a和8b所示)；ubm 82可以与它们连接到的再分布线66的通孔部分66v重叠并且可以仅部分地与相邻的再分布线66的通孔部分66v重叠(如图9a和9b所示)；或者ubm 82可以与它们连接的再分布线66的通孔部分66v重叠并且可以与相邻的再分布线66的通孔部分66v完全重叠(如图10a和
10b所示)。
49.如上所述，一些再分布线66是功能性再分布线66f，而一些再分布线66是伪再分布线66d。ubm 82连接到一条或多条功能性再分布线66f，因此至少与那些再分布线66重叠。当ubm 82重叠但不连接到相邻的再分布线66时，那些相邻的再分布线66可以是功能性再分布线66f(其连接到其他ubm 82)或者可以是伪再分布线66d(其不连接到其他ubm 82)。当没有功能性再分布线66f可放置在ubm 82下方时，将ubm 82形成为与伪再分布线66d重叠可为ubm 82提供机械支撑。
50.ubm 82的每个通孔部分82v设置在对应的底层再分布线66的通孔部分66v正上方，使得每对对应的通孔部分66v、82v的中心沿x方向和y方向彼此横向对齐。因此可以增加各层之间的连接强度。各种部件可沿y方向对齐或可沿y方向设置在不同位置。在各种实施例中，通孔部分66v、82v沿y方向与其对应的凸块部分82b的中心横向对齐(如图8a、9a和10a所示)；或者通孔部分66v、82v沿y方向与它们对应的凸块部分82b的中心横向偏移(如图8b、9b和10b所示)。当ubm 82是微凸块时，通孔部分66v、82v可以沿y方向与其对应的凸块部分82b的中心横向对齐或横向偏移。当ubm82为c4凸块时，通孔部分66v、82v沿y方向与其对应凸块部分82b的中心横向偏移，并且不沿y方向与其对应凸块部分82b的中心横向对齐。
51.尽管示出了单个ubm 82和单个导电连接件84，但是应当理解，形成了多个ubm 82和多个导电连接件84。ubm 82可以具有均匀的节距，或者可以具有不同的节距。当ubm 82是微凸块时，它们可以具有在约10μm至约50μm范围内的均匀或不同的节距。当ubm 82是c4凸块时，它们可以具有在大约40μm到大约140μm的范围内的均匀的节距。
52.ubm 82的通孔部分82v具有上部宽度w4(对应于开口78的目标宽度，参见图5)和下部宽度w5(也称为通孔部分82v的临界尺寸)。上部宽度w4可以大于下部宽度w5，特别是在形成介电层74的实施例中。通孔部分82v在x方向和y方向上具有不同的宽度w4、w5。具体而言，x方向的宽度w4、w5小于y方向的宽度w4、w5。当ubm 82为微凸块时，x方向上的宽度w4、w5可在约0μm至约22μm的范围内，而y方向上的宽度w4、w5可在约0μm至约36μm的范围内。当ubm 82为c4凸块时，x方向上的宽度w4可在约8μm至约78μm的范围内，y方向上的宽度w4可在约20μm至约40μm的范围内μm，x方向上的宽度w5可以在大约6μm到大约79μm的范围内，并且y方向上的宽度w5可以在大约6μm到大约79μm的范围内。
53.ubm 82的通孔部分82v在z方向上具有高度h2。高度h2取决于形成介电层72、74中的哪一个，但至少大于或等于厚度t1且小于厚度t2。当ubm 82是微凸块时，高度h2可以在大约2μm到大约15μm的范围内。当ubm 82是c4凸块时，高度h2可以在大约2μm到大约15μm的范围内。
54.ubm 82的凸块部分82b可以具有基本上垂直的侧壁，而ubm 82的通孔部分82v可以具有倾斜的侧壁。每个通孔部分82v的侧壁与介电层74的顶面形成角度θ1，并与下面的再分布线66的顶面形成角度θ2。角度θ1大于角度θ2。当ubm 82为微凸块时，角度θ1可介于约10度至约180度的范围内，且角度θ2可介于约10度至约90度的范围内。当ubm 82为c4凸块时，角度θ1可以在大约10度到大约180度的范围内，并且角度θ2可以在大约10度到大约90度的范围内。
55.在所示实施例中，ubm 82的凸块部分82b在顶视图中具有八边形形状。ubm 82的凸块部分82b在顶视图中可以具有其他形状，例如圆形(例如圆形、椭圆形等)或其他多边形
(例如六边形、四边形等)。
56.图12是根据一些实施例的集成电路管芯50的截面图。该实施例类似于图7的实施例，不同之处在于形成了介电层74而省略了介电层72。因此可以降低集成电路管芯50的制造复杂性。当介电层74由具有良好间隙填充特性的工艺形成时，省略介电层72是可能的。例如，介电层74可以通过cvd由氧化物或氮化物形成。结果，即使在省略介电层72时，再分布线66之间的区域(例如，间隙76)仍可基本上被填充。集成电路管芯50可以具有图8a至11描述的任何特征。
57.图13是根据一些实施例的集成电路管芯50的截面图。该实施例类似于图7的实施例，不同之处在于形成了介电层72而省略了介电层74。因此可以降低集成电路管芯50的制造复杂性。省略介电层74允许ubm 82在再分布线66之间的区域(例如，间隙76)的子集中也形成有延伸部分82x。延伸部分82x的底面设置为比通孔部分82v的底面更靠近半导体衬底52。通过形成延伸部分82x，ubm 82可以与不同平面中的更多表面交界，降低ubm 82分层的风险。因此可以增加集成电路管芯50的可靠性。此外，即使在省略介电层74时，再分布线66之间的区域(例如，间隙76)仍可基本上被填充(例如，由延伸部分82x)。集成电路管芯50可以具有先前图8a至11所描述的任何特征。
58.图14是根据一些实施例的集成电路封装件150的截面图。集成电路封装件150通过将集成电路管芯50接合到封装衬底100而形成。接合工艺可以是例如倒装芯片接合工艺。示出了针对图7的集成电路管芯50的集成电路封装件150，但是应当理解，可以封装这里描述的任何集成电路管芯50以形成集成电路封装件150。
59.在形成集成电路管芯50之后，使用导电连接件84将其倒装并附接到封装衬底100。封装衬底100可以是中介层、印刷电路板(pcb)等。封装衬底100包括衬底芯102和衬底芯102上方的接合焊盘104。衬底芯102可以由诸如硅、锗、金刚石等半导体材料形成。或者，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化锗硅、磷化砷镓、磷化镓铟、这些的组合等复合材料。此外，衬底芯102可以是soi衬底。通常，soi衬底包括半导体材料层，例如外延硅、锗、硅锗、soi、sgoi或它们的组合。在一个替代实施例中，衬底芯102基于诸如玻璃纤维增强树脂芯的绝缘芯。一种实例性的芯材是玻璃纤维树脂，例如fr4。芯材的替代品包括双马来酰亚胺-三嗪(bt)树脂，或者其他pcb材料或薄膜。诸如味之素层积膜(abf)或其他层压材料的层积膜可用于衬底芯102。
60.衬底芯102可以包括有源和/或无源器件(未单独示出)。可以使用诸如晶体管、电容器、电阻器、这些的组合等的多种器件来生成器件堆叠件的结构和功能设计。可以使用任何合适的方法形成器件。
61.衬底芯102还可以包括金属化层和通孔(未单独示出)，其中接合焊盘104物理地和/或电连接到金属化层和通孔。金属化层可以形成在有源和无源器件上方并且被设计为连接各种器件以形成功能电路。金属化层可以由电介质(例如，低k电介质材料)和导电材料(例如，铜)的交替层形成，其中，通孔将各导电材料层互连，并且可以通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底芯102基本上没有有源和无源器件。
62.在一些实施例中，导电连接件84被回流以将集成电路管芯50附接到接合焊盘104。导电连接件84将包括衬底芯102中的金属化层的封装衬底100电和/或物理连接到集成电路
管芯50。在一些实施例中，在衬底芯102上形成阻焊剂106。导电连接件84可以设置在阻焊剂106中的开口中以电连接和机械连接到接合焊盘104。阻焊剂106可用于保护封装衬底100的区域免受外部损坏。
63.导电连接件84可以具有在它们回流之前形成在其上的环氧树脂焊剂(未单独示出)，并且在集成电路管芯50附接到封装衬底100之后环氧树脂焊剂的环氧树脂部分中的至少一些剩余。该剩余的环氧树脂部分可以用作底部填充物以减少应力并且保护由回流导电连接件84引起的接头。在一些实施例中，底部填充物(未单独示出)可以形成在集成电路管芯50和封装衬底100之间，围绕导电连接件84。底部填充物可以在集成电路管芯50被附接之后通过毛细流动工艺形成，或者可以在集成电路管芯50被附接之前通过合适的沉积方法形成。
64.在一些实施例中，无源器件(例如，表面贴装器件(smd)，未单独示出)也可以附接至集成电路管芯50(例如，至ubm 82)或封装衬底100(例如，至焊盘104)。例如，无源器件可以与导电连接件84接合到集成电路管芯50或封装衬底100的同一表面。无源器件可以在将集成电路管芯50安装到封装衬底100之前附接到集成电路管芯50，或在将集成电路管芯50安装到封装衬底100之前或之后附接到封装衬底100。
65.其他部件和工艺也可能包括在内。例如，可以包括测试结构以帮助对3d封装或3dic器件进行验证测试。测试结构可以包括例如形成在再分布层中或在衬底上的测试焊盘，其中，再分布层或衬底允许测试3d封装或3dic、使用探针和/或探针卡等。可以对中间结构以及最终结构执行验证测试。此外，本文公开的结构和方法可以与包括已知良好管芯的中间验证的测试方法结合使用以增加产量且降低成本。
66.实施例可以实现优势。如上所述，ubm 82形成为大宽度，使得它们与下面的多条再分布线66重叠，这些多条再分布线66中可能包括与ubm 82未连接的下面的再分布线66(例如，伪再分布线66d或其他功能性再分布线66f)。将ubm 82形成为大尺寸允许更大的接触面积(这可以降低接触电阻)并且允许再分布线66的布线具有更大的灵活性。此外，在一些实施例中，ubm 82形成有在下面的再分布线66之间的区域中的延伸部分82x。通过形成延伸部分82x，ubm 82可以与不同平面中的更多表面交界，降低ubm 82分层的风险。因此可以增加集成电路管芯50的可靠性。
67.在一个实施例中，一种器件包括：半导体衬底上的钝化层；在钝化层上并沿钝化层延伸的第一再分布线；在钝化层上并沿钝化层延伸的第二再分布线；第一介电层位于第一再分布线、第二再分布线以及钝化层上；凸块下金属化层具有凸块部分和第一通孔部分，凸块部分设置在第一介电层上并沿着第一介电层延伸，凸块部分与第一再分布线和第二再分布线重叠，第一通孔部分延伸穿过第一介电层以物理和电连接到第一再分布线。在该器件的一些实施例中，第一再分布线和第二再分布线在第一方向上沿钝化层纵向延伸，并且凸块部分在第二方向上与第一再分布线完全重叠并且部分地与第二再分布线重叠，第二方向垂直于第一方向。在该器件的一些实施例中，第一再分布线和第二再分布线在第一方向上沿钝化层纵向延伸，并且凸块部分在第二方向上与第一再分布线完全重叠并且与第二再分布线完全重叠，第二方向垂直于第一方向。在该器件的一些实施例中，第二再分布线是功能性再分布线，并且第一介电层设置在凸块下金属化层和功能性再分布线之间。在该器件的一些实施例中，第二再分布线是伪再分布线，并且第一介电层设置在凸块下金属化层和伪
再分布线之间。在该器件的一些实施例中，凸块下金属化层具有第二通孔部分，第二通孔部分延伸穿过第一介电层以物理和电连接到第二再分布线。在该器件的一些实施例中，第一再分布线具有迹线部分和第二通孔部分，迹线部分设置在钝化层上并沿钝化层延伸，第二通孔部分延伸穿过钝化层，第一通孔部分的中心与第二通孔部分的中心横向对齐。在该器件的一些实施例中，凸块部分的中心与第一通孔部分的中心和第二通孔部分的中心横向对齐。在该器件的一些实施例中，凸块部分的中心与第一通孔部分的中心和第二通孔部分的中心横向偏移。
68.在一个实施例中，一种器件包括：半导体衬底上的第一钝化层；在第一钝化层上并沿第一钝化层延伸的第一再分布线，第一再分布线具有第一宽度；第二再分布线在第一钝化层上并沿第一钝化层延伸，第二再分布线具有第二宽度，第二再分布线与第一再分布线隔开第一距离；第一介电层位于第一再分布线、第二再分布线以及第一钝化层上；以及在第一介电层上的凸块下金属化层，凸块下金属化层连接到第一再分布线和第二再分布线，凸块下金属化层具有第三宽度，第三宽度大于第一宽度、第二个宽度和第一个距离的总和。在一些实施例中，该器件还包括：位于第一钝化层和半导体衬底之间的第二钝化层；以及位于第二钝化层和第一钝化层之间的无源器件。在该器件的一些实施例中，第一介电层包括氧化物或氮化物，并且该器件还包括：第一介电层和凸块下金属化层之间的第二介电层，第二介电层包括聚酰亚胺，第一介电层层和第二介电层填充第一再分布线和第二再分布线之间的区域。在器件的一些实施例中，第一介电层包括聚酰亚胺，该器件还包括：第一介电层和第一钝化层之间的第二介电层，第二介电层包括氧化物或氮化物，第一介电层层和第二介电层填充第一再分布线和第二再分布线之间的区域。在器件的一些实施例中，凸块下金属化层具有凸块部分和延伸部分，凸块部分设置在第一介电层上，延伸部分设置在第一再分布线和第二再分布线之间，第一介电层和延伸部分填充第一再分布线与第二再分布线之间的区域。在一些实施例中，该器件还包括：封装衬底；和将封装衬底接合到凸块下金属化层的导电连接件。
69.在一个实施例中，一种方法包括：在半导体衬底上沉积第一钝化层；在第一钝化层上形成沿第一钝化层延伸的第一再分布线和第二再分布线；在第一再分布线与第二再分布线上形成第一介电层；在第一介电层中图案化第一开口与第二开口，第一开口暴露第一再分布线，第二开口暴露第二再分布线；在第一开口和第二开口中形成凸块下金属化层，凸块下金属化层与第一再分布线和第二再分布线重叠。在该方法的一些实施例中，形成第一再分布线和第二再分布线包括：在第一钝化层中图案化第三开口和第四开口；以及在第三开口中镀覆第一再分布线和在第四开口中镀覆第二再分布线，其中第一开口的中心与第三开口的中心横向对齐，并且第二开口的中心与第四开口的中心横向对齐。在该方法的一些实施例中，在第一再分布线和第二再分布线之间的区域中进一步镀凸块下金属化层。在一些实施例中，该方法还包括：在第一介电层上形成第二介电层，在第二介电层上镀覆凸块下金属化层，在第二介电层中进一步图案化第一开口和第二开口，其中形成第一介电层包括沉积氧化物或氮化物，其中形成第二介电层包括在聚酰亚胺上旋涂。在一些实施例中，该方法还包括：在第一钝化层上形成第二介电层，在第二介电层上形成第一介电层，在第二介电层中进一步图案化第一开口和第二开口，其中形成第一介电层包括在聚酰亚胺上旋涂，其中形成第二介电层包括沉积氧化物或氮化物。
70.前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。