半导体元件及其形成方法与流程

1.本揭露内容是有关于一种半导体元件及其形成方法，特别是关于一种具有隔离沟槽的半导体元件及其制造方法。


背景技术：

2.晶体管是现代集成电路的元件。为了满足越来越快速度的需求，晶体管的驱动电流是越来越大。为达到此效能的提升，晶体管的栅极长度不断缩小。然而，缩小栅极长度导致不期望的影响(如“短通道效应”)，使栅极的对电流的控制受到损害。短通道效应中有漏极导致通道能障降低(drain-induced barrier lowering，dibl)及次临限斜率降低，两者均导致晶体管效能下降。


技术实现要素：

3.本揭露内容提供一种半导体元件，包括基板、第一鳍片、第二鳍片、第一隔离结构、第二隔离结构及栅极结构。基板具有p型区域及n型区域。第一鳍片自基板的p型区域延伸。第二鳍片自基板的n型区域延伸。第一隔离结构在基板的p型区域上，且与第一鳍片相邻。第一隔离结构具有底表面及连接至底表面的相对的第一侧壁及第二侧壁，第一圆角是在第一隔离结构的底表面与第一侧壁间，第一侧壁实质地平行于第二侧壁。第二隔离结构在基板的n型区域上，且与第一鳍片相邻。第一隔离结构比第二隔离结构深。栅极结构在第一隔离结构上方，且覆盖第一鳍片。
4.根据一些实施例，提供一种半导体元件，其中此半导体元件包括第一鳍片、第二鳍片、第三鳍片、第一隔离结构、第二隔离结构、第三隔离结构及栅极结构。第一鳍片、第二鳍片及第三鳍片是自基板延伸。第一隔离结构接触第一鳍片及第二鳍片。第二隔离结构接触第二鳍片及第三鳍片，且比第一隔离结构浅。第二隔离结构具有凸面的底表面，第二隔离结构的侧壁是实质地平行于第一隔离结构的侧壁。第三隔离结构接触第三鳍片，比第二隔离结构深。第三隔离结构的底表面相比于第一隔离结构的底表面是倾斜的。栅极结构是在第二鳍片及第一隔离结构、第二隔离结构及第三隔离结构上。
5.根据一些实施例，提供一种半导体元件的形成方法包括在基板上方形成遮罩图案。利用该遮罩图案做为一蚀刻遮罩对基板进行第一蚀刻制程，以在基板中形成沟槽。对基板进行第二蚀刻制程，以加深沟槽。用于第二蚀刻制程中的蚀刻气体的氟量是大于用于第一蚀刻制程中的蚀刻气体的氟量。在进行第二蚀刻制程之后，对基板进行第三蚀刻制程，以进一步地加深沟槽加深。用于第三蚀刻制程中的蚀刻气体的氟量是大于用于第二蚀刻制程中的蚀刻气体的氟量。在进行第三蚀刻制程之后，在加深的沟槽中形成隔离结构。栅极结构形成于基板及隔离结构上方。
附图说明
6.根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的
是，如同业界的标准作法，许多特征仅作示意之用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
7.图1a至图15d是根据本揭露的一些实施例的集成电路结构形成的中间阶段的透视图及剖面图；
8.图15e是图15a中区域m的放大图；
9.图16a至图31d是根据本揭露的一些实施例的集成电路结构形成的中间阶段的透视图及剖面图；
10.图31e是图31a中区域n的放大图。
11.【符号说明】
12.12a,12b,12c,13a,13b,13c,42a,42b,42c,43a,43b,43c:基部
13.12r,42r:根部
14.100,400:集成电路结构
15.110:基板
16.110a,410a:p型元件区域
17.110b,410b:n型元件区域
18.120,130:半导体层
19.122a,122b,122c,132a,132b,132c:半导体鳍片
20.123a,123b,123c,133a,133b,133c:通道部分
21.140,140',440,440':隔离层
22.142,442:沟槽
23.145,145a,145b,145c,145d,145e,445,445a,445b,445c,445d,445e:隔离结构
24.150,155,155a,155c,450,455,455a,455c,455e:介电鳍片层
25.156:缝
26.160,460:虚设栅极结构
27.162,462:虚设栅极介电层
28.164:虚设栅电极
29.166:氧化物遮罩层
30.168,314,324:遮罩层
31.170,470:栅极间隔壁
32.172:第一间隔壁层
33.174:第二间隔壁层
34.180,480:源极/漏极磊晶结构
35.190,490:接触蚀刻停止层
36.192,492:气隙
37.195,495:层间介电层
38.210,510:栅极结构
39.212,512:栅极介电层
40.214,514:功函数金属层
41.216:填充金属
42.220:介电盖
43.240,540:源极/漏极接触
44.294,296,298,592,594,596:聚合物层
45.310a,310b,310c,310d,310e,310f,320a,320b,320c,320d,320e,320f:遮罩图案
46.312,322:垫层
47.405:内间隔壁
48.410:基板
49.420:磊晶堆叠
50.422,424:磊晶层
51.422a,422b,432a,432b,432c:鳍片结构
52.423a,423b,423c,433a,433b,433c:通道结构
53.464:虚设栅电极层
54.466,468:层
55.472:第一间隔壁层
56.474:第二间隔壁层
57.516:填充金属层
58.520:电盖
59.530:金属合金层
60.612,622,632,642,712,722,742:底表面
61.613a,613b,633a,633b,713a,713b:圆角
62.616,624,626,634,636,644,646,714,716,724,726,744,746:侧壁
63.a,b,c,d:截面
64.a1,a2,a3,a4,a5,a6,a7,a8,b1,b2,b3,b4,b5,b6,b7,b8,c1,c2,c3,c4,c5,c6,c7,c8,d1,d2,d3,d4,d5,d6,d7,d8,e1,e2,e3,e4,e5,e6,e7,e8,f1,f2,f3,f4,f5,f6,f7,f8,g1,g2,g3,g4,g5,g6,g7,g8:沟槽
65.d1,d2,d3,d4,d5,d6,d7:距离
66.dc1,dc2,dc3,dc4,dc5,dc6,dc7,df1,df2,df3,df4,df5,df6,df7:蚀刻深度
67.et1:第一蚀刻制程
68.et2:第二蚀刻制程
69.et3:第三蚀刻制程
70.et4:第四蚀刻制程
71.et5:第五蚀刻制程
72.et6:第六蚀刻制程
73.et7:第七蚀刻制程
74.et8:第八蚀刻制程
75.et9:第九蚀刻制程
76.et10:第十蚀刻制程
77.et11:第十一蚀刻制程
78.et12:第十二蚀刻制程
79.et13:第十三蚀刻制程
80.et14:第十四蚀刻制程
81.et15:第十五蚀刻制程
82.gt1,gt2:栅极沟槽
83.h1,h5,h6:高度
84.m:区域
85.n-well：n型井
86.p-well：p型井
87.p1,p2,p3,p4,p5,p6,p7,p8,p9,p10:节距
88.r1,r2,r3,r4,r5:曲率半径
89.r1,r2:凹部
90.t1,t2,t3,t4,t5,t7:厚度
91.w1,w5:顶部宽度
92.w2(w3),w6(w7):底部宽度
93.w4,w8:中部宽度
94.x,y,z:轴
具体实施方式
95.以下揭露内容提供了各种实施例或例示，以实现本揭露内容的不同特征。下文所述的元件与配置的具体例子是用以简化本揭露内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭露内容。举例而言，在下文的描述中，将第一特征形成于第二特征上或上方，可能包含某些实施例其中所述的第一特征与第二特征彼此直接接触；亦可能包含某些实施例其中于上述第一特征与第二特征间还形成其他特征，而使得第一特征与第二特征可能没有直接接触。此外，本揭露内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或配置间的关系。
96.再者，在此处可使用空间对应词汇，例如“之下”、“下方”、“低于”、“之上”、“上方”等类似词汇，以方便说明图中所绘示的一元件或特征相应于另一或多个元件或特征间的关系。此等空间对应词汇其本意除了图中所绘示的位向之外，还涵盖了装置在使用或操作中所处的多种不同位向。可将所述设备放置于其他位向(如：旋转90度或处于其他位向)，并可相应解释本揭露内容使用的空间对应描述。
97.如本揭露内容所使用，“约(around)”、“大约(about)”、“大致(approximately)”或“实质上(substantially)”通常意谓在给定值或范围的20％内或10％内或5％内。本揭露内容给定的数值为近似，意谓如果未明确说明，则可推断出词汇“大约(around)”、“约(about)”、“大致(approximately)”或“实质上(substantially)”。本揭露内容所属技术领域具有通常知识者将了解，根据不同的技术节点，尺寸可为不同的。本揭露内容所属技术领域具有通常知识者将了解，尺寸取决于特定元件类型、技术形成、最小特征尺寸及类似者。因此预期可根据所评估的技术解释词汇。
98.可通过任何适合的方法图案化全环绕栅极(gate all around，gaa)晶体管结构。
举例而言，可使用一或多个微影制程(包括双重图样或多重图样制程)来图案化结构。大体而言，双重图案化或多重图案化制程结合微影制程及自对准制程，以允许所产生的图案相较于其他使用单一且直接微影制程所制得的图案具有较小的节距。举例而言，在一实施例中，在基板上形成牺牲层，且使用微影制程来图案化此牺牲层。使用自对准制程沿着图案化的牺牲层形成间隔壁。接着，移除牺牲层，且残留的间隔壁可接着被用于图案化全环绕栅极结构。
99.本揭露的一些实施例是关于集成电路结构及其形成方法。更特别的是，本揭露的一些实施例是关于包括隔离结构的半导体元件，其中在隔离结构的底部，隔离结构具有凸面的底表面及笔直的侧壁。隔离结构的优化形状改善源极/漏极磊晶结构的漏电问题。
100.图1a至图15d是根据本揭露的一些实施例的形成集成电路结构(或半导体元件)100的中间阶段的透视图及剖面图。除了集成电路结构，图1a还描绘x轴、y轴及z轴方向。根据一些例示性实施例，所形成的晶体管(集成电路结构)可包括p型晶体管[例如p型鳍式场效晶体管(fin field-effect transistor，fin fet)]及/或n型晶体管(例如n型鳍式场效晶体管)。在不同的附图和说明性实施例中，相似的元件符号表示相似的元件。应理解，在图1a至图15d所示的制程之前、期间或之后可提供额外的操作，并且在本揭露的方法的其他实施例中，可替换或排除本揭露讨论的一些操作。操作/制程的次序是可替换的。
[0101]
图1a是根据本揭露的一些实施例的中间阶段的集成电路结构100的一些实施例的透视图。图1b、图2a至图9a、图10a、图11a、图12a、图13a、图14a及图15a是中间阶段的集成电路结构100沿着第一截面(例如图1a中的截面a-a)的一些实施例的剖面图。图9b、图10b、图11b、图12b、图13b、图14b及图15b是中间阶段的集成电路结构100沿着第二截面(例如图1a中的截面b-b)的一些实施例的剖面图。图9c、图10c、图11c、图12c、图13c、图14c及图15c是中间阶段的集成电路结构100沿着第三截面(例如图1a中的截面c-c)的一些实施例的剖面图。图9d、图10d、图11d、图12d、图13d、图14d及图15d是中间阶段的集成电路结构100沿第四截面(例如图1a中的截面d-d)的一些实施例的剖面图。
[0102]
参考图1a及图1b，其绘示基板110。在一些实施例中，基板110包括硅(si)。或者，基板110可包括锗(ge)、硅锗(sige)、iii-v族材料(例如gaas、gap、gaasp、alinas、algaas、gainas、inas、gainp、inp、insb及/或gainasp或其组合)或其他适合的半导体材料。在一些实施例中，基板110包括绝缘体上半导体(semiconductor-on-insulator，soi)结构，例如埋入式介电层。又或者，基板110可包括埋入式介电层，如：埋入式氧化物(buried oxide，box)层，例如由被称为氧植入分离(separation by implantation of oxygen，simox)技术、晶圆接合、选择性磊晶生长(selective epitaxial growth，seg)的方法或其他适合的方法形成的埋入式介电层。
[0103]
基板110包括p型元件区域110a及n型元件区域110b，且n型井n-well及p型井p-well分别是在p型元件区域110a及n型元件区域110b中。可通过植入适合类型的掺杂剂至基板110中，来形成n型井n-well及p型井p-well。举例而言，可通过植入n型掺杂剂(如磷、锑、砷及/或类似物)来形成n型井n-well，且可通过植入p型掺杂剂(如硼、镓、铟及/或类似物)来形成p型井p-well。
[0104]
在基板110上形成半导体层120及半导体层130。如图1a及图1b所示，半导体层120是形成于n型井n-well及p型元件区域110a上，且半导体层130是形成于p型井p-well及n型
元件区域110b上。半导体层120可例如由硅、锗、硅锗、锗硼、硅锗硼、iii-v族材料(例如锑化铟、锑化镓、锑化铟镓)、其组合或类似物形成。半导体层130可例如由硅、磷化硅、碳化硅、碳化硅磷、锗、磷化锗、iii-v族材料(例如磷化铟、砷化铝、砷化镓、砷化铟、砷化镓铟及砷化铝铟)、其组合或类似物形成。在一些实施例中，半导体层120是硅锗层，且半导体层130是硅层，例如实质地纯硅层。半导体层120及半导体层130的每一者可通过使用磊晶制程形成，例如金属有机化学气相沉积(metal-organic chemical vapor deposition，mocvd)制程、液相磊晶(liquid phase epitaxy，lpe)制程、气相磊晶(vapor phase epitaxy，vpe)制程、分子束磊晶(molecular beam epitaxy，mbe)制程、选择性磊晶生长制程、其组合及/或另一适合的制程。接着，可用适合的类型及浓度的掺杂剂掺杂半导体层120及半导体层130。举例而言，可植入p型掺杂剂(如硼、氟化硼、硅、锗、碳、锌、镉、铍、镁、铟、其组合及/或类似物)至半导体层120中，且可植入n型掺杂剂(如磷、砷、锑、硅、锗、碳、氧、硫、硒、碲、其组合及/或类似者)至半导体层130中。
[0105]
在半导体层120及半导体层130上形成遮罩图案310a至遮罩图案310f。遮罩图案310a至遮罩图案310f的每一者包括遮罩层314及垫层312，其中垫层312是在遮罩层314与基板110间。在一些实施例中，遮罩层314为氮化物层，且垫层312为氧化物层。在一些实施例中，根据不同的布局设计，遮罩图案310a至遮罩图案310f具有不同的节距。举例而言，遮罩图案310a与遮罩图案310b间的节距是大于遮罩图案310b与遮罩图案310c间的节距，及/或遮罩图案310e与遮罩图案310f间的节距是大于遮罩图案310d与遮罩图案310e间的节距。遮罩图案310a与遮罩图案310b间的节距是实质地等于遮罩图案310e与遮罩图案310f间的节距及/或遮罩图案310b与遮罩图案310c间的节距是实质地等于遮罩图案310d与遮罩图案310e间的节距。另外，遮罩图案310c与遮罩图案310d间的节距可不同于遮罩图案310a与遮罩图案310b间的节距及遮罩图案310b与遮罩图案310c间的节距。举例而言，遮罩图案310c与遮罩图案310d间的节距是小于遮罩图案310a与遮罩图案310b间的节距而大于遮罩图案310b与遮罩图案310c间的节距。
[0106]
参考图2a。对图1a及图1b中的结构进行第一蚀刻制程et1。在一些实施例中，第一蚀刻制程et1是电浆蚀刻制程、反应离子蚀刻(reactive ion etching，rie)制程、湿式蚀刻制程或其他适合技术的至少一者。在一些实施例中，第一蚀刻制程et1使用cf4、cl2、chf3或其他适用的材料的至少一者。举例而言，第一蚀刻制程et1使用贫碳氟基蚀刻气体(例如cf4、nf3等)或另一蚀刻气体，且可使用富碳聚合物钝化气体(例如chf3、ch2f2、ch3f、c4f6、c4f8等)或另一聚合物气体，其中蚀刻气体与聚合物钝化气体的比例是调整以实施第一蚀刻制程et1及后续的蚀刻制程。
[0107]
第一蚀刻制程et1利用遮罩图案310a至遮罩图案310f做为蚀刻遮罩来蚀刻半导体层120及半导体层130。第一蚀刻制程et1在半导体层120及/或半导体层130中形成沟槽a1、沟槽b1、沟槽c1、沟槽d1、沟槽e1、沟槽f1及沟槽g1。在一些实施例中，由于遮罩图案310b与遮罩图案310c间的节距是小于遮罩图案310a与遮罩图案310b间的节距，沟槽c1比沟槽b1浅。相似地，沟槽e1比沟槽f1浅。沟槽a1的深度是由遮罩图案310a与在遮罩图案310a旁边的另一遮罩图案间的节距决定，且沟槽g1的深度是由遮罩图案310f与在遮罩图案310f旁边的另一遮罩图案间的节距决定。
[0108]
在一些实施例中，第一蚀刻制程et1以比蚀刻半导体层130(例如si)快的蚀刻速率
蚀刻半导体层120(例如sige)。因此，沟槽b1比沟槽f1深，沟槽c1比沟槽e1深。另外，沟槽d1在半导体层120中的部分比沟槽d1在半导体层130中的另一部分深。
[0109]
在一些实施例中，在第一蚀刻制程et1期间，富碳聚合物钝化气体是聚合且形成聚合物层292于沟槽a1、沟槽b1、沟槽c1、沟槽d1、沟槽e1、沟槽f1及沟槽g1的表面上。在一些实施例中，由于半导体层120及半导体层130包括硅(及锗)，聚合物层292包括硅(及锗)，或来自以第一蚀刻制程et1蚀刻半导体层120及半导体层130的其他适用的材料。在一些实施例中，聚合物层292包括来自第一蚀刻制程et1中所使用的气体的元素，例如碳或其他适用的材料。在一些实施例中，聚合物层292具有厚度t1。
[0110]
参考图2b。根据一些实施例，通过第二蚀刻制程et2移除聚合物层292(见图2a)。在一些实施例中，第二蚀刻制程et2是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第二蚀刻制程et2使用氟。根据一些实施例，第二蚀刻制程et2使用cf4、sf6、nf3、chf3，或其他适用材料的至少一者。在一些实施例中，第二蚀刻制程et2中使用的材料的一或多者是气体。根据一些实施例，第二蚀刻制程et2在压力、温度、蚀刻剂或其他适用的参数的至少一者上是不同于第一蚀刻制程et1，使得通过第一蚀刻制程et1形成的聚合物层292是通过第二蚀刻制程et2移除。
[0111]
参考图3a。对图2b中的结构进行第三蚀刻制程et3。第三蚀刻制程et3加深图2b中的沟槽a1、沟槽b1、沟槽c1、沟槽d1、沟槽e1、沟槽f1及沟槽g1，以在半导体层120及/或半导体层130中形成沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2。在一些实施例中，除了蚀刻气体及聚合物钝化气体的流速及/或蚀刻气体对聚合物钝化气体的比例，第三蚀刻制程et3与第一蚀刻制程et1是实质地相同。
[0112]
在一些实施例中，第三蚀刻制程et3的蚀刻气体及聚合物钝化气体的流速是高于第一蚀刻制程et1的蚀刻气体及聚合物钝化气体的流速。因此，第三蚀刻制程et3的蚀刻深度是大于第一蚀刻制程et1的蚀刻深度。举例而言，第三蚀刻制程et3的蚀刻深度df2是大于第一蚀刻制程et1的蚀刻深度df1(见图2a)及/或第三蚀刻制程et3的蚀刻深度dc2是大于第一蚀刻制程et1的蚀刻深度dc1(见图2a)。为清楚表示，图2b中的沟槽a1、沟槽b1、沟槽c1、沟槽d1、沟槽e1、沟槽f1及沟槽g1的轮廓是以点虚线绘示于图3a。
[0113]
在一些实施例中，在第三蚀刻制程et3期间，富碳聚合物钝化气体是聚合且形成聚合物层294于沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2的表面上。在一些实施例中，第三蚀刻制程et3的蚀刻气体与聚合物钝化气体的比例是不同于第一蚀刻制程et1的蚀刻气体对聚合物钝化气体的比例。举例而言，第三蚀刻制程et3的氟基蚀刻气体(例如cf4)量是大于第一蚀刻制程et1的聚合物钝化气体量。随着氟越多，电浆蚀刻的横向蚀刻速率增加，且沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2的底部增大。另外，由于第三蚀刻制程et3中的蚀刻深度是大于第一蚀刻制程et1中的蚀刻深度，更多聚合物钝化气体是沉积于沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2，使得聚合物层294的厚度t2是大于聚合物层292的厚度t1(见图2a)。
[0114]
参考图3b。根据一些实施例，通过第四蚀刻制程et4移除聚合物层294(见图3a)。在一些实施例中，第四蚀刻制程et4是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第四蚀刻制程et4使用氟。根据一些实施例，第四蚀刻制程et4使用cf4、sf6、nf3、chf3，或其他适用的材料的至少一者。在一些实施例中，第
四蚀刻制程et4中使用的材料的一或多者是气体。根据一些实施例，第四蚀刻制程et4在压力、温度、蚀刻剂或其他适用的参数的至少一者上是不同于第三蚀刻制程et3，使得通过第三蚀刻制程et3形成的聚合物层294是通过第四蚀刻制程et4移除。
[0115]
参考图4a。对图3b中的结构进行第五蚀刻制程et5。第五蚀刻制程et5加深图3b中的沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2，以在半导体层120及/或半导体层130(及基板110)中形成沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3。在一些实施例中，除了蚀刻气体及聚合物钝化气体的流速及/或蚀刻气体对聚合物钝化气体的比例，第五蚀刻制程et5与第三蚀刻制程et3是实质地相同。
[0116]
在一些实施例中，第五蚀刻制程et5的蚀刻气体及聚合物钝化气体的流速是高于第三蚀刻制程et3的蚀刻气体及聚合物钝化气体的流速。因此，第五蚀刻制程et5的蚀刻深度是大于第三蚀刻制程et3的蚀刻深度。举例而言，第五蚀刻制程et5的蚀刻深度df3是大于第三蚀刻制程et3的蚀刻深度df2(见图3a)及/或第五蚀刻制程et5的蚀刻深度dc3是大于第三蚀刻制程et3的蚀刻深度dc2(见图3a)。为清楚表示，图3b中的沟槽a2、沟槽b2、沟槽c2、沟槽d2、沟槽e2、沟槽f2及沟槽g2的轮廓是以点虚线绘示于图4a。
[0117]
在一些实施例中，在第五蚀刻制程et5期间，富碳聚合物钝化气体是聚合且形成聚合物层296在沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3的表面上。在一些实施例中，第五蚀刻制程et5的蚀刻气体与聚合物钝化气体的比例是不同于第三蚀刻制程et3的蚀刻气体与聚合物钝化气体的比例。举例而言，第五蚀刻制程et5的氟基蚀刻气体(例如cf4)量是大于第三蚀刻制程et3的聚合物钝化气体量。随着氟越多，电浆蚀刻的横向蚀刻速率增加，且沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3的底部增大。另外，由于第五蚀刻制程et5中的蚀刻深度是大于第三蚀刻制程et3中的蚀刻深度，更多聚合物钝化气体是沉积于沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3，使得聚合物层296的厚度t3是大于聚合物层294的厚度t2(见图3a)。
[0118]
参考图4b。根据一些实施例，通过第六蚀刻制程et6移除聚合物层296(见图4a)。在一些实施例中，第六蚀刻制程et6是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第六蚀刻制程et6使用氟。根据一些实施例，第六蚀刻制程et6使用cf4、sf6、nf3、chf3，或其他适合的材料的至少一者。在一些实施例中，第六蚀刻制程et6中使用的材料的一或多者是气体。根据一些实施例，第六蚀刻制程et6在压力、温度、蚀刻剂或其他适用的参数的至少一者上不同于第五蚀刻制程et5，使得通过第五蚀刻制程et5形成的聚合物层296是通过第六蚀刻制程et6移除。
[0119]
参考图5a。对图4b中的结构进行第七蚀刻制程et7。第七蚀刻制程et7加深图4b中的沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3，以在半导体层120及/或半导体层130(及基板110)中形成沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4。在一些实施例中，除了蚀刻气体及聚合物钝化气体的流速及/或蚀刻气体对聚合物钝化气体的比例，第七蚀刻制程et7与第五蚀刻制程et5是实质地相同。
[0120]
在一些实施例中，第七蚀刻制程et7的蚀刻气体及聚合物钝化气体的流速是高于第五蚀刻制程et5的蚀刻气体及聚合物钝化气体的流速。因此，第七蚀刻制程et7的蚀刻深度是大于第五蚀刻制程et5的蚀刻深度。举例而言，第七蚀刻制程et7的蚀刻深度df4是大于第五蚀刻制程et5的蚀刻深度df3(见图4a)及/或第七蚀刻制程et7的蚀刻深度dc4是大于第
五蚀刻制程et5的蚀刻深度dc3(见图4a)。为清楚表示，图4b中的沟槽a3、沟槽b3、沟槽c3、沟槽d3、沟槽e3、沟槽f3及沟槽g3的轮廓是以点虚线绘示于图5a。
[0121]
在一些实施例中，在第七蚀刻制程et7期间，富碳聚合物钝化气体是聚合且形成聚合物层298在沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4的表面上。在一些实施例中，第七蚀刻制程et7的蚀刻气体与聚合物钝化气体的比例是不同于第五蚀刻制程et5的蚀刻气体与聚合物钝化气体的比例。举例而言，第七蚀刻制程et7的氟基蚀刻气体(例如cf4)量是大于第五蚀刻制程et5的聚合物钝化气体量。随着氟越多，电浆蚀刻的横向蚀刻速率增加，且沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4的底部增大。另外，由于第七蚀刻制程et7中的蚀刻深度是大于第五蚀刻制程et5中的蚀刻深度，更多聚合物钝化气体是沉积于沟槽沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4，使得聚合物层298的厚度t4大于聚合物层296的厚度t3(见图4a)。
[0122]
参考图5b。根据一些实施例，通过第八蚀刻制程et8移除聚合物层298(见图5a)。在一些实施例中，第八蚀刻制程et8是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第八蚀刻制程et8使用氟。根据一些实施例，第八蚀刻制程et8使用cf4、sf6、nf3、chf3,或其他适用的材料的至少一者。在一些实施例中，第八蚀刻制程et8中使用的材料的一或多者是气体。根据一些实施例，第八蚀刻制程et8在压力、温度、蚀刻剂或其他适用的参数的至少一者上是不同于第七蚀刻制程et7，使得通过第七蚀刻制程et7形成的聚合物层298由第八蚀刻制程et8移除。
[0123]
在一些实施例中，一个蚀刻循环包括聚合物沉积制程(例如第一蚀刻制程et1、第三蚀刻制程et3、第五蚀刻制程et5及第七蚀刻制程et7)及聚合物移除制程(例如第二蚀刻制程et2、第四蚀刻制程et4、第六蚀刻制程et6及第八蚀刻制程et8)。值得注意的是，虽然本揭露内容说明4个循环，但在其他实施例中，可进行少于或多于4个循环，来形成沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4。
[0124]
在图5b中，形成半导体鳍片122a、半导体鳍片122b、半导体鳍片122c、半导体鳍片132a、半导体鳍片132b及半导体鳍片132c。半导体鳍片122a包括基部12a及通道部分123a，半导体鳍片122b包括基部12b及通道部分123b，半导体鳍片122c包括基部12c及通道部分123c，半导体鳍片132a包括基部13a及通道部分133a，半导体鳍片132b包括基部13b及通道部分133b，且半导体鳍片132c包括基部13c及通道部分133c。
[0125]
通道部分123a、通道部分123b、通道部分123c、通道部分133a、通道部分133b及通道部分133c的侧壁的每一者实质地为笔直的。亦即，通道部分123a、通道部分123b、通道部分123c、通道部分133a、通道部分133b及通道部分133c的每一者在其顶部的宽度是实质地等于通道部分123a、通道部分123b、通道部分123c、通道部分133a、通道部分133b及通道部分133c的每一者在其底部的宽度。以通道部分123a为例，通道部分123a的顶部宽度w1是实质地等于通道部分123a的底部宽度w2。换言之，顶部宽度w1与底部宽度w2间的差距是小于约1nm。
[0126]
基部12a、基部12b、基部12c、基部13a、基部13b及基部13c的侧壁的每一者实质地为笔直的。亦即，基部12a、基部12b、基部12c、基部13a、基部13b及基部13c的每一者在其顶部的宽度是实质地等于基部12a、基部12b、基部12c、基部13a、基部13b及基部13c的每一者在其底部的宽度。以基部12a为例，基部12a的顶部宽度w3是实质地等于基部12a的中段宽度
w4。换言之，顶部宽度w3与中段宽度w4间的差异实质是小于约1nm。值得说明的是，中段宽度w4为基部12a在基部12a的顶表面与基部12a的根部12r的中间位置的宽度。
[0127]
在一些实施例中，半导体鳍片122a、半导体鳍片122b、半导体鳍片122c、半导体鳍片132a、半导体鳍片132b及半导体鳍片132c的每一者的高度实质为约90nm至约300nm。如果高度是大于约300nm，则半导体鳍片122a、半导体鳍片122b、半导体鳍片122c、半导体鳍片132a、半导体鳍片132b及半导体鳍片132c可能塌陷；如果高度是小于约90mm，则通道部分123a、通道部分123b、通道部分123c、通道部分133a、通道部分133b及通道部分133c可能无法被很好地控制。其次，因为在蚀刻制程et1至蚀刻制程et8期间对半导体层120及半导体层130之间的蚀刻选择性，沟槽b4与沟槽c4分别比沟槽f4及沟槽e4深约10nm至约30nm的距离。
[0128]
半导体鳍片122a与半导体鳍片122b间有节距p1，半导体鳍片122b与半导体鳍片122c间有节距p2，半导体鳍片122c与半导体鳍片132a间有节距p3，半导体鳍片132a与半导体鳍片132b间有节距p4，半导体鳍片132b与半导体鳍片132c间有节距p5。如上所述，节距p1是实质地等于节距p5，节距p2是实质地等于节距p4。在一些实施例中，节距p3是大于节距p2(p4)，且小于节距p1(p5)。在一些实施例中，节距p1至节距p5的每一者是约15nm至约100nm。如果节距p1至节距p5的每一者实质是小于约15nm，则集成电路结构100的负载效应可能更严重。如果节距p1至节距p5的每一者是实质大于约100mm，则集成电路结构100的布局面积可能太大。
[0129]
参考图6。隔离层140是形成于基板110上及沟槽a4、沟槽b4、沟槽c4、沟槽d4、沟槽e4、沟槽f4及沟槽g4中。在一些实施例中，通过适合的沉积制程[如原子层沉积(atomic layer deposition，ald)]形成隔离层140，以共形地覆盖半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c。由此，多个沟槽142是形成于隔离层140中及半导体鳍片122a至半导体鳍片122c间或半导体鳍片132a至半导体鳍片132c间。
[0130]
在一些实施例中，如果两个相邻的鳍片太靠近，则隔离层140可填充在鳍片间的空间中。举例而言，在图6中，由于半导体鳍片122b及半导体鳍片122c(或半导体鳍片132a及半导体鳍片132b)靠得够近，隔离层140填充在相邻的半导体鳍片122b与半导体鳍片122c(或半导体鳍片132a与半导体鳍片132b)间的空间中。亦即，半导体鳍片122b与半导体鳍片122c(或半导体鳍片132a与半导体鳍片132b)间不形成沟槽。
[0131]
接续地，介电鳍片层150是形成于基板110上，且覆盖隔离层140。在隔离层140中的沟槽142内填充介电鳍片层150。在一些实施例中，进行原子层沉积制程，以填充沟槽142。在一些实施例中，可通过适合的制程填充沟槽142，例如原子层沉积、化学气相沉积、流动式化学气相沉积(flowable cvd，fcvd)、物理气相沉积(physical vapor deposition，pvd)、分子束磊晶、高密度电浆化学气相沉积(high density plasma chemical vapor deposition，hdpcvd)、金属有机化学气相沉积、远端电浆化学气相沉积(remote plasma cvd，rpcvd)、电浆增强化学气相沉积(plasma-enhanced cvd，pecvd)、其他适合的方法及/或其组合。在一些实施例中，介电鳍片层150包括氮氧化硅(sion)、碳氮化硅(sicn)、氧碳氮化硅(siocn)或金属氧化物[如氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、其他适合的金属氧化物及/或其组合]。
[0132]
参考图7。进行平坦化制程(例如化学机械平坦化制程)，以移除过量的隔离层140、介电鳍片层150及遮罩图案310a至遮罩图案310f(见图1a)，直至暴露半导体鳍片122a至半
导体鳍片122c及半导体鳍片132a至半导体鳍片132c，而留下隔离层140’及介电鳍片层155。介电鳍片层150的残留部分是称为自对准隔离鳍片155。
[0133]
参考图8。然后，回蚀刻隔离层140’(见图7)，使得半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的部分及自对准隔离鳍片155自隔离层140’的残留部分凸出。隔离层140’的残留部分形成隔离结构145。可通过适合的方法完成隔离结构145，例如在隔离层140’、半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c及自对准隔离鳍片155的材料间具有适合的蚀刻选择性的蚀刻制程。举例而言，蚀刻制程对隔离层140’的蚀刻速率可高于半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c及/或自对准隔离鳍片155的蚀刻速率。在一些实施方式中，可通过调整蚀刻制程的适合的参数来达成蚀刻速率差，例如蚀刻剂气体类型、气体流速、蚀刻温度、电浆功率、腔室压力、其他适合的参数及/或其组合。在一些实施例中，自隔离结构145凸出的半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的部分的每一者的高度实质是约90nm至约130nm。
[0134]
参考图9a至图9d。至少一虚设栅极结构160是形成于基板110上，且至少部分地设置于半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c上。虚设栅极结构160下的半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的部分可称为通道区域。虚设栅极结构160亦可界定半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的源极/漏极(s/d)区域，例如相邻半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c且在通道区域的相对侧上的区域。
[0135]
虚设栅极的形成操作首先在半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c上形成虚设栅极介电层162。接续地，在虚设栅极介电层上形成虚设栅电极层及硬遮罩，其中硬遮罩可包括多个层(例如氧化物层及氮化物层)。然后，图案化硬遮罩为氮化物遮罩层168及氧化物遮罩层166，接着以遮罩层168及垫层166做为蚀刻遮罩，从而图案化虚设栅电极层为虚设栅电极164。在一些实施例中，在图案化虚设栅电极层之后，虚设栅极介电层是自半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的s/d区域移除，而成为虚设栅极介电层162。蚀刻制程可包括湿式蚀刻、干式蚀刻及/或其组合。选择蚀刻制程，以选择性蚀刻虚设栅极介电层，而实质地不蚀刻半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c、虚设栅电极层164、氧化物遮罩层166及氮化物遮罩层168。
[0136]
在完成形成虚设栅极结构160之后，在虚设栅极结构160的侧壁上形成栅极间隔壁170。在栅极间隔壁形成操作的一些实施例中，在基板110上沉积间隔壁材料层。间隔壁材料层可为共形层，且接续地被回蚀刻，以形成栅极间隔壁170。在一些实施例中，间隔壁材料层包括多个层，例如第一间隔壁层172及形成于第一间隔壁层172上的第二间隔壁层174。每个第一间隔壁层172及第二间隔壁层174是由适合的材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、sicn、碳氧化硅、siocn及/或其组合。作为示例且非限制的是，可通过使用如化学气相沉积制程、次常压化学气相沉积(sub-atmospheric cvd，sacvd)制程、流动式化学气相沉积制程、原子层沉积制程、物理气相沉积制程或其他适合的制程，来在虚设栅极结构160上依序沉积两种不同的介电材料，以形成第一间隔壁层172及第二间隔壁层174。接着，对所沉积的第一间隔壁层172及第二间隔壁层174进行非等向性蚀刻制程，以暴露半导体鳍片
122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c未被虚设栅极结构160(例如半导体鳍片122至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的源极/漏极区域中)覆盖的部分。通过此非等向性的蚀刻制程可移除虚设栅极结构160正上方的第一间隔壁层172及第二间隔壁层174的部分。虚设栅极结构160的侧壁上的第一间隔壁层172第二间隔壁层174的部分可继续留存，形成栅极侧壁间隔壁，为了简洁，将栅极侧壁间隔壁表示为栅极间隔壁170。在一些实施例中，第一间隔壁层172由介电常数比氮化硅低的氧化硅所制成，而第二间隔壁层174由比氧化硅对于后续蚀刻处理(例如蚀刻半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c中的源极/漏极凹部)具有更高蚀刻抗性的氮化硅所制成。在一些实施例中，可使用栅极间隔壁层170以偏移后续形成的掺杂区域，例如源极/漏极区域。可进一步使用栅极间隔壁层170以设计或修改源极/漏极区域轮廓。
[0137]
参考图10a至图10d。在完成形成栅极间隔壁170后，源极/漏极磊晶结构180是形成于半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c未被虚设栅极结构160及栅极间隔壁间隔壁170覆盖的源极/漏极区域上。在一些实施例中，形成源极/漏极磊晶结构180的操作包括使半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的源极/漏极区域凹陷，接着在半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的凹陷的源极/漏极区域中，磊晶生长半导体材料。
[0138]
可使用适合的选择性蚀刻处理，以使半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的源极/漏极区域凹陷，其中选择性蚀刻处理侵蚀半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c，但几乎不侵蚀虚设栅极结构160的栅极间隔壁170及顶遮罩168。举例而言，通过干式化学蚀刻可进行半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的凹陷，其中干式化学蚀刻使用电浆源及蚀刻气体。电浆源可为电感耦合电浆(inductively coupled plasma，icr)蚀刻、变压器耦合电浆(transformer coupled plasma，tcp)蚀刻、电子回旋加速器共振(electron cyclotron resonance，ecr)蚀刻、反应离子蚀刻或类似方法，蚀刻气体可为氟、氯、溴、其组合或类似物，其中蚀刻气体蚀刻半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的蚀刻速率比蚀刻虚设栅极结构160的栅极间隔壁170及顶遮罩168快。在一些其他实施例中，通过湿式化学蚀刻[例如过氧化铵混合物(ammonium peroxide mixture，apm)、nh4oh、氢氧化四甲胺(tetramethylammonium hydroxide，tmah)、其组合或类似者]可进行半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的凹陷，其中湿式化学蚀刻过程蚀刻半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的蚀刻速率比蚀刻虚设栅极结构160的栅极间隔壁170及顶遮罩168快。在一些其他实施例中，通过干式化学蚀刻及湿式化学蚀刻的组合可进行半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的凹陷。
[0139]
一旦在半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的源极/漏极区域中产生凹部，使用一或多个磊晶或磊晶(epi)制程在半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c中的源极/漏极凹部中形成源极/漏极磊晶结构180，其中一或多个磊晶或磊晶制程在半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c上提供一或多个磊晶材料。在磊晶成长制程期间，栅极间隔壁170限制一或多种磊晶材料于半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半
导体鳍片132c的源极/漏极区域中。在一些实施例中，磊晶结构180的晶格常数不同于半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的晶格常数，使得磊晶结构180可拉伸或压缩半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c中及磊晶结构180间的通道区域，以改善半导体元件的载子迁移率，且增强元件效能。磊晶制程包括化学气相沉积技术[例如电浆增强化学气相沉积(plasma enhanced cvd，pecvd)、气相磊晶及/或超高真空化学气相沉积(ultra high vacuum cvd，uhv-cvd)]、分子束磊晶及/或其他适合的制程。磊晶制程可使用气体及/或液体前驱物，其中前驱物与半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的组成相互作用。
[0140]
在一些实施例中，源极/漏极磊晶结构180可包括ge、si、gaas、algaas、sige、gaasp、sip或其他适合的材料。在磊晶制程期间，可通过导入掺杂物，以原位掺杂源极/漏极磊晶结构180，其中掺杂物包括p型掺杂剂(如硼或bf2)、n型掺杂剂(如磷或砷)及/或包括其组合的其他适合的掺杂剂。如果不对源极/漏极磊晶结构180原位掺杂，则植入制程(即，接合植入制程)是进行以掺杂源极/漏极磊晶结构180。在一些例示性实施例中，n型晶体管中的源极/漏极磊晶结构180包括sip，而p型晶体管中的源极/漏极磊晶结构180包括gesnb及/或sigesnb。在具有不同元件类型的实施例中，可在n型元件区域上形成遮罩(如光阻剂)，同时暴露p型元件区域，且在p型元件区域中所暴露的半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c上可形成p型磊晶结构。可接着移除遮罩。接续地，可在p型元件区域上形成遮罩(如光阻剂)并暴露n型元件区域，且在n型元件区域中所暴露的半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c上可形成n型磊晶结构。接着可移除遮罩。
[0141]
源极/漏极磊晶结构180一形成，即可进行退火制程，以活化源极/漏极磊晶结构180中的p型掺杂剂或n型掺杂剂。举例而言，退火制程可为快速热退火(rapid thermal anneal，rta)、激光退火、毫秒热退火(millisecond thermal annealing，msa)制程或类似制程。
[0142]
参考图11a至图11d。在基板110上形成层间介电(interlayer dielectric，ild)层195。在一些实施例中，在形成层间介电层195之前，形成接触蚀刻停止层(contact etch stop layer，cesl)190。在一些示例中，接触蚀刻停止层190包括氮化硅层、氧化硅层、氮氧化硅层及/或具有与层间介电层195不同的蚀刻选择性的其他适合的材料。可通过电浆增强化学气相沉积制程及/或其他适合的沉积或氧化制程来形成接触蚀刻停止层190。在一些实施例中，层间介电层195包括的材料可例如为四乙氧基硅烷(tetraethylorthosilicate，teos)形成的氧化物、未掺杂硅酸盐玻璃或掺杂硅氧化物[例如硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、熔凝硅石玻璃(fused silica glass，fsg)、磷硅酸盐玻璃(phosphosilicate glass，psg)、硼掺杂硅玻璃(boron doped silicon glass，bsg)]及/或具有蚀刻选择性不同于接触蚀刻停止层的适合的介电材料。可通过电浆增强化学气相沉积制程或其他适合的沉积技术来沉积层间介电层195。在一些实施例中，在形成层间介电层195之后，可对晶圆进行高热预算制程，以退火层间介电层195。在一些实施例中，至少一气隙192是由接触蚀刻停止层190界定且形成于源极/漏极磊晶结构180下。
[0143]
在一些实施例中，在形成层间介电层195后，可进行平坦化制程，以移除层间介电层195的过量材料。举例而言，平坦化制程包括化学机械平坦化制程，其中化学机械平坦化
制程移除层间介电层195[及接触蚀刻停止层190(如果存在)]的虚设栅极结构160上的部分。在一些实施例中，化学机械平坦化制程亦移除氧化物遮罩层166及氮化物遮罩层168(如图10a所示)，并暴露虚设栅电极164。
[0144]
参考图12a至图12d。移除虚设栅电极164及虚设栅极介电层162(见图11a)，得到栅极间隔壁170间的栅极沟槽gt1。使用选择性蚀刻制程(例如选择性干式蚀刻、选择性湿式蚀刻或其组合)移除虚设栅电极164及虚设栅极介电层162，该选择性蚀刻制程以比蚀刻其他材料(例如栅极间隔壁170、接触蚀刻停止层190及/或层间介电层195)快的蚀刻速率蚀刻虚设栅电极164中的材料。
[0145]
参考图13a至图13d。替换栅极结构210是形成于栅极沟槽gt1中。栅极结构210可为鳍式场效晶体管的最终栅极。最终栅极结构可为高k/金属栅极堆叠，但可出现其他组成。在一些实施例中，栅极结构210形成与通道区域的三侧连接的栅极，其中通道区域的三侧是由半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c提供。换言之，栅极结构210包围半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c的三侧。在不同的实施例中，栅极结构210包括：栅极介电层212、功函数金属层214及填充金属216，其中栅极介电层212是做为栅极沟槽gt1的衬垫，功函数金属层214形成于栅极介电层212上，且填充金属216形成于功函数金属层214上并填充栅极沟槽gt1的剩余部分。栅极介电层212包括介面层(例如氧化硅层)及在介面层上的高k栅极介电层。本揭露所使用且描述的高k栅极介电质包括具有高介电常数的介电材料，其中高介电常数可例如高于热氧化硅(～3.9)。使用于栅极结构210内的功函数金属层214及/或填充金属216可包括金属、金属合金或金属硅化物。形成栅极结构210的操作可包括多重沉积制程，以形成不同栅极材料、一或多个衬垫层，且包括一或多个化学机械平坦化制程，以移除过量的栅极材料。
[0146]
参考图14a至图14d。选择性地进行回蚀刻制程，以回蚀刻替换栅极结构210，从而在所回蚀刻的栅极结构210上获得凹陷。在一些实施例中，由于替换栅极结构210的材料与栅极间隔壁170的蚀刻选择性不同，因此替换栅极结构210的顶表面可处于比栅极间隔壁170的顶表面低的水平面。
[0147]
所回蚀刻的栅极结构210上选择性地形成介电质盖220。举例而言，通过适合的沉积技术[如化学气相沉积、电浆增强化学气相沉积、原子层沉积、远端电浆原子层沉积(remote plasma ald，rpald)、电浆增强原子层沉积(plasma-enhanced ald，peald)、其组合或类似者]形成介电质盖层，包括sin
x
、al
x
oy、alon、sio
xcy
、sic
x
ny、其组合或类似物。接着进行化学机械平坦化制程，以移除凹陷外的介电质盖层，在凹陷中留下部分的介电质盖层，以做为介电质盖220。
[0148]
参考图15a至图15d。形成源极/漏极接触240，其源极/漏极接触240延伸贯穿层间介电层195[及接触蚀刻停止层190(如果存在)]。作为示例且不限制的是，形成源极/漏极接触240包括：进行一或多个蚀刻制程，以形成接触开口，其中接触开口延伸贯穿层间介电层195而暴露源极/漏极磊晶结构180，然后沉积一或多种金属材料，以过量填充接触开口，再接着进行化学机械平坦化制程，以移除接触开口之外的过量金属材料。在一些实施例中，一或多个蚀刻制程为选择性蚀刻，相较于蚀刻介电质盖220及栅极间隔壁170，以较快的蚀刻速率蚀刻层间介电层195。结果，以介电质盖220及栅极间隔壁170做为蚀刻遮罩进行选择性蚀刻，以在不使用额外的光刻制程的情况下，使得接触开口及源极/漏极接触240是形成为
自对准源极/漏极磊晶结构180。在这个示例中，允许源极/漏极接触240形成的介电质盖220可称为自对准接触(self-aligned contant，sac)盖。在一些实施例中，在形成源极/漏极接触240之前，在源极/漏极磊晶结构180上形成金属合金层230。当源极/漏极磊晶结构180包括硅时，金属合金层230可为硅化物。
[0149]
在图15a及图15d中，集成电路结构100包括隔离结构145，其中隔离结构145嵌入于基板110中且接触半导体鳍片122a至半导体鳍片122c及半导体鳍片132a至半导体鳍片132c。为了清楚表示，图15a中的一些隔离结构145是表示为隔离结构145a、隔离结构145b、隔离结构145c、隔离结构145d及隔离结构145e。隔离结构145a及隔离结构145e具有相似的形状，且隔离结构145b及隔离结构145d具有相似的形状。
[0150]
图15e是图15a中区域m的放大视图。参考图15a至图15e。隔离结构145a具有底表面612及相对的侧壁614及侧壁616。侧壁614及侧壁616实质地为笔直。在一些实施例中，侧壁614及侧壁616实质地是垂直于基板110的顶表面123。在一些实施例中，顶表面123为基部12a至基部12c及基部13a至基部13c的顶表面(绘示于图5b)。在一些实施例中，侧壁614及侧壁616实质地是彼此平行。在侧壁614及底表面612间形成圆角613a，且在侧壁616及底表面612间形成圆角613b。亦即，圆角613a是在侧壁614的底部，且圆角613b是在侧壁616的底部。在一些实施例中，圆角613a及圆角613b的每一者的曲率半径r1实质是约5nm至约20nm。圆角613a及圆角613b的底部至圆角613a及圆角613b的顶部的距离d1实质是约1nm至约3nm。隔离结构145a具有高度h1。在一些实施例中，距离d1与高度h1的比值实质为约0.06至约0.15。隔离结构145e具有与隔离结构145a相似的轮廓，故不再赘述。
[0151]
隔离结构145b具有底表面622及相对的侧壁624及侧壁626。侧壁624及侧壁626实质地为笔直的。在一些实施例中，侧壁624及侧壁626是实质地垂直于基板110的顶表面123。底表面622为凸面，弧形底表面622的曲率半径r2实质是约5nm至约20nm。在一些实施例中，曲率半径r1是大于曲率半径r2。底表面622的底部至底表面622的顶部的距离d2实质是约1nm至约3nm。隔离结构145b具有高度h2。在一些实施例中，距离d2与高度h2的比值实质为约0.06至约0.15。隔离结构145d具有与隔离结构145b相似的轮廓，故不再赘述。在一些实施例中，侧壁624是实质地平行于侧壁616。
[0152]
隔离结构145c具有底表面632及相对的侧壁634及侧壁636。底表面632相对于底表面612为倾斜的。侧壁634及侧壁636实质地为笔直的。在一些实施例中，侧壁634及侧壁636是实质地垂直于基板110的顶表面123。在一些实施例中，侧壁634及侧壁636彼此是实质地平行。在侧壁634及底表面632间，形成圆角633a，且在侧壁636及底表面632间，形成圆角633b。亦即，圆角633a是在侧壁634的底部，且圆角633b是在侧壁636的底部。在一些实施例中，圆角633a及圆角633b的每一者的曲率半径r3是约5nm至约20nm。圆角633a的底部至圆角633a的顶部的距离d3实质是约1nm至约3nm。隔离结构145c具有高度h3。在一些实施例中，距离d3与高度h3的比值实质为约0.06至约0.15。底表面632是朝基板110的顶表面123倾斜。
[0153]
在图15a及图15d中，集成电路结构100可选择性包括介电鳍片层155，其中介电鳍片层155是部分嵌入于隔离结构145。亦即，隔离结构145分别包围介电鳍片层155的底部。为了清楚说明，图15a中一些介电鳍片层155是表示为介电鳍片层155a、介电鳍片层155c及介电鳍片层155e。在图15e中，介电鳍片层155a具有底表面642及相对侧壁644及侧壁646，其中侧壁644及侧壁646连接底表面642。底表面642呈曲面(或弧形的或凸面)。侧壁644及侧壁
646彼此是实质地平行。底表面642的底部至底表面642的顶部的距离d4实质是约5nm至约20nm。在一些实施例中，介电鳍片层155a中具有缝隙156。介电鳍片层155c及介电鳍片层155e具有与介电鳍片层155a相似的轮廓，故不再赘述。
[0154]
图16a至图31d绘示根据本揭露内容的一些实施例的集成电路结构(或半导体元件)400形成的中间阶段的透视图及剖面图。除了集成电路结构之外，图16a绘示x轴、y轴及z轴方向。根据一些例示性实施例，所形成的晶体管(集成电路结构)可包括p型晶体管(例如p型全环绕栅极场效晶体管gaa fet)及/或n型晶体管(例如n型全环绕栅极场效晶体管)。在所有附图和说明性实施例中，同样的元件符号表示相同的元件。应理解，在图16a至图31d所示的制程之前、期间或之后可提供额外的操作，并且对于该方法的额外实施例，后续描述的一些操作可被替换或排除。可交换操作/制程的次序。
[0155]
图16a是根据本揭露内容的一些实施例的中间阶段的集成电路结构400的一些实施例的透视图。图16b、图17至图24a、图25a、图26a、图27a、图28a、图29a、图30a及图31a是沿着第一截面(例如图16a中的截面a-a)的中间阶段的集成电路结构400的一些实施例的剖面图。图24b、图25b、图26b、图27b、图28b、图29b、图30b及图31b是沿着第二截面(例如图16a中的截面b-b)的中间阶段的集成电路结构400的一些实施例的剖面图。图24c、图25c、图26c、图27c、图28c、图29c、图30c及图31c是沿第二截面(例如图16a中的截面c-c)的中间阶段的集成电路结构400的一些实施例的剖面图。图24d、图25d、图26d、图27d、图28d、图29d、图30d及图31d是沿第二截面(例如图16a中的截面d-d)的中间阶段的集成电路结构400的一些实施例的剖面图。
[0156]
参考图16a及图16b。在基板410上形成磊晶堆叠420。在一些实施例中，基板410可包括硅(si)。或者，基板410可包括锗(ge)、硅锗(sige)、iii-v族材料(例如gaas、gap、gaasp、alinas、algaas、gainas、inas、gainp、inp、insb及/或gainasp或其组合)或其他适合的半导体材料。在一些实施例中，基板410可包括绝缘体上半导体结构，例如埋入式介电层。又或者，基板410可包括诸如埋入式氧化物层的埋入式介电层，例如由氧植入分离技术、晶圆接合、选择性磊晶生长或另一适合方法的方法形成的埋入式介电层。基板410包括p型元件区域410a及n型元件区域410b。
[0157]
磊晶堆叠420包括第一组成的磊晶层422与第二组成的磊晶层424，其中磊晶层422被磊晶层424插入。第一组成可不同于第二组成。在一些实施例中，磊晶层422为sige，且磊晶层424为硅(si)。然而，其他实施例可包括提供具有不同氧化速率及/或蚀刻选择性的第一组成及第二组成的示例。在一些实施例中，磊晶层422包括sige，其中磊晶层424包括si，磊晶层424的si的氧化速率是小于磊晶层422的sige的氧化速率。
[0158]
磊晶层424或其部分可形成n型纳米结构晶体管的纳米结构通道，且磊晶层422或其部分可形成p型纳米结构晶体管的纳米结构通道。本揭露内容所述的纳米结构表示具有纳米级或甚至微尺度尺寸的任何材料部分，且具有细长的形状，不管此部分的横截面形状。因此，此词汇表示具有圆形或实质地圆形的横截面的细长材料部分，及包括如圆柱形或实质地矩形的横截面的束形或条形材料部分。举例而言，根据几何形状，纳米结构为纳米片、纳米线、纳米平板或纳米环。
[0159]
应指出，仅出于说明性目的，图16a绘示交替地排列四层磊晶层422及四层磊晶层424，其无意限制超出权利要求中具体说明的内容。可了解，磊晶堆叠420中可形成任何数量
的磊晶层，且层的数量取决于晶体管的通道区域的所设定的数量。在一些实施例中，磊晶层422及磊晶层424的每一者的数量实质是在2至10间。
[0160]
如下文所更详细地描述，磊晶层424可做为后续形成的n型半导体元件的通道区域，磊晶层422可做为后续形成的p型半导体元件的通道区域。可最终移除通道区域中的磊晶层422(n型半导体元件的)及磊晶层424(p型半导体元件的)，其中磊晶区域422及磊晶层424是用以界定后续形成的多栅极元件的相邻通道区域间的垂直距离，且基于元件效能因素来选择厚度。因此，对于n型半导体元件，磊晶层422亦可称为牺牲层，且磊晶层424亦可称为通道层。对于p型半导体元件，磊晶层424亦可称为牺牲层，且磊晶层422亦可称为通道层。
[0161]
作为示例，可通过分子束磊晶制程、有机金属化学气相沉积制程及/或其他适合的磊晶生长制程进行堆叠420的层的磊晶生长。在一些实施例中，磊晶生长的层(例如磊晶层424)包括与基板410相同的材料。在一些实施例中，磊晶层422及磊晶层424包括与基板410不同的材料。如上所述，在至少一些具体例中，磊晶层422包括磊晶生长的硅锗(sige)层，磊晶层424包括磊晶生长的硅(si)层。或者，在一些实施例中，磊晶层422及磊晶层424的任一者可包括其他材料，如锗、化合物半导体(如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(如sige、gaasp、alinas、algaas、ingaas、gainp及/或gainasp)或其组合。如所讨论，可基于不同的氧化性质及/或蚀刻选择性性质来选择磊晶层422及磊晶层424的材料。在一些实施例中，磊晶层422及磊晶层424实质上无掺杂剂(亦即具有约0cm-3
至1
×
10
18
cm-3
的外来掺杂剂浓度)，举例而言，在磊晶生长制程期间不刻意进行掺杂。
[0162]
在磊晶堆叠420上方形成遮罩图案320a至遮罩图案320f。遮罩图案320a至遮罩图案320f的每一者包括遮罩层324及垫层322，其中垫层322是在遮罩层324与基板410间。在一些实施例中，遮罩层324为氮化物层，且垫层322为氧化物层。在一些实施例中，根据不同的布局设计，遮罩图案320a至遮罩图案320f具有不同的节距。举例而言，遮罩图案320a与遮罩图案320b间的节距是大于遮罩图案320b与遮罩图案320c间的节距，及/或遮罩图案320e与遮罩图案320f间的节距是大于遮罩图案320d与遮罩图案320e间的节距。遮罩图案320a与遮罩图案320b间的节距是实质地等于遮罩图案320e与遮罩图案320f间的节距，及/或遮罩图案320b与遮罩图案320c间的节距是实质地等于遮罩图案320d与遮罩图案320e间的节距。另外，遮罩图案320c与遮罩图案320d间的节距可不同于遮罩图案320a与遮罩图案320b间的节距及遮罩图案320b与遮罩图案320c间的节距。举例而言，遮罩图案320c与遮罩图案320d间的节距是小于遮罩图案320a与遮罩图案320b间的节距，且大于遮罩图案320b与遮罩图案320c间的节距。
[0163]
参考图17。对图16a及图16b中的结构进行第九蚀刻制程et9。通过将遮罩图案320a至遮罩图案320f做为蚀刻遮罩来图案化磊晶堆叠420(见图16a及图16b)，使得将磊晶堆叠420图案化成沿着y方向延伸的通道结构423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c及沟槽a5、沟槽b5、沟槽c5、沟槽d5、沟槽e5、沟槽f5及沟槽g5中。在图17中，沿着x方向排列六个通道结构423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c。但通道结构的数量不限于此，可小至一个或更多个。
[0164]
在一些实施例中，第九蚀刻制程et9是以遮罩图案320a至遮罩图案320f做为蚀刻遮罩的非等向性蚀刻制程。在非等向性蚀刻之后，通过沟槽a5至沟槽g5暴露基板410的顶表
面。在一些实施例中，通过用电浆源及反应气体的干式化学蚀刻进行非等向性蚀刻。电浆源可为电感耦合电浆(inductively coupled plasma，icr)源、变压器耦合电浆(transformer coupled plasma，tcp)源、电子回旋加速器共振(electron cyclotron resonance，ecr)源或类似物，反应气体可例如为氟基气体(例如sf6、ch2f2、ch3f、chf3或类似物)、氯化物基气体(例如cl2)、溴化氢气体(hbr)、氧气(o2)、类似物或其组合。
[0165]
参考图18a。对图17中的结构进行第十蚀刻制程et10。在一些实施例中，第十蚀刻制程et10是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。在一些实施例中，第十蚀刻制程et10使用cf4、cl2、chf3或其他适用的材料的至少一者。举例而言，第十蚀刻制程et10使用贫碳氟基蚀刻气体(例如cf4、nf3等)或别的蚀刻气体，可使用富碳聚合物钝化气体(例如chf3、ch2f2、ch3f、c4f6、c4f8等)或别的聚合物气体，且蚀刻气体与聚合物钝化气体的比例是调整以实施第十蚀刻制程et10及后续的蚀刻制程。
[0166]
第十蚀刻制程et10通过以通道结构423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c做为蚀刻遮罩来蚀刻基板410。第十蚀刻制程et10在基板410中形成沟槽a6、沟槽b6、沟槽c6、沟槽d6、沟槽e6、沟槽f6及沟槽g6。在一些实施例中，由于遮罩图案320b与遮罩图案320c间的节距是小于遮罩图案320a与遮罩图案320b间的节距，沟槽c6比沟槽b6浅。相似地，沟槽e6比沟槽f6浅。沟槽a6的深度是由遮罩图案320a与遮罩图案320a旁边的另一遮罩图案间的节距决定，且沟槽g6的深度是由遮罩图案320f与遮罩图案320f旁边的另一遮罩图案间的节距决定。
[0167]
在一些实施例中，在第十蚀刻制程et10期间，富碳聚合物钝化气体是聚合且形成聚合物层592于沟槽a6、沟槽b6、沟槽c6、沟槽d6、沟槽e6、沟槽f6及沟槽g6的表面上。在一些实施例中，由于基板410及磊晶堆叠420包括硅(及锗)，聚合物层592包括硅(及锗)或基板410通过第十蚀刻制程et10蚀刻的其他适合的材料。在一些实施例中，聚合物层592包括第十蚀刻制程et10所用的气体的元素，例如碳或其他适合的材料。在一些实施例中，聚合物层592具有厚度t5。
[0168]
参考图18b。根据一些实施例，通过第十一蚀刻制程et11移除聚合物层592(见图18a)。在一些实施例中，第十一蚀刻制程et11是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第十一蚀刻制程et11使用氟。根据一些实施例，第十一蚀刻制程et11使用cf4、sf6、nf3、chf3或其他适用的材料的至少一者。在一些实施例中，第十一蚀刻制程et11中使用的一或多种材料是气体。根据一些实施例，第十一蚀刻制程et11在压力、温度、蚀刻剂或其他适用的参数的至少一者上是不同于第十蚀刻制程et10，使得第十一蚀刻制程et11移除通过第十蚀刻制程et10形成的聚合物层592。
[0169]
参考图19a。对图18b中的结构进行第十二蚀刻制程et12。第十二蚀刻制程et12加深图18b中的沟槽a6、沟槽b6、沟槽c6、沟槽d6、沟槽e6、沟槽f6及沟槽g6，而在基板410中形成沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7。在一些实施例中，除了蚀刻气体及聚合物钝化气体的流速及/或蚀刻气体与聚合物钝化气体的比例，第十二蚀刻制程et12与第十蚀刻制程et10为实质地相同。
[0170]
在一些实施例中，第十二蚀刻制程et12的蚀刻气体及聚合物钝化气体的流速是高于第十蚀刻制程et10的蚀刻气体及聚合物钝化气体的流速。由此，第十二蚀刻制程et12的蚀刻深度是大于第十蚀刻制程et10的蚀刻深度。举例而言，第十二蚀刻制程et12中的蚀刻
深度df6是大于第十蚀刻制程et10中的蚀刻深度df5(见图18a)及/或第十二蚀刻制程et12中的蚀刻深度dc6是大于第十蚀刻制程et10中的蚀刻深度dc5(见图18a)。为了清楚表达，图18b中的沟槽a6、沟槽b6、沟槽c6、沟槽d6、沟槽e6、沟槽f6及沟槽g6的轮廓是以点虚线绘示于图19a。
[0171]
在一些实施例中，在第十二蚀刻制程et12期间，富碳聚合物钝化气体是聚合且形成聚合物层594于沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7的表面上。在一些实施例中，第十二蚀刻制程et12的蚀刻气体与聚合物钝化气体的比例是不同于第十蚀刻制程et10的蚀刻气体与聚合物钝化气体的比例。举例而言，第十二蚀刻制程et12的氟基蚀刻气体(例如cf4)量是大于第十蚀刻制程et10的聚合物钝化气体量。随着氟的增加，电浆蚀刻的横向蚀刻速率增加，且沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7的底部扩大。另外，由于第十二蚀刻制程et12中的蚀刻深度是大于第十蚀刻制程et10中的蚀刻深度，在沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7中沉积更多聚合物钝化气体，使得聚合物层594的厚度t6是大于聚合物层592的厚度t5(见图18a)。
[0172]
参考图19b。根据一些实施例，通过第十三蚀刻制程et13移除聚合物层594(见图19a)。在一些实施例中，第十三蚀刻制程et13是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第十三蚀刻制程et13使用氟。根据一些实施例，第十三蚀刻制程et13使用cf4、sf6、nf3、chf3，或其他适用的材料的至少一者。在一些实施例中，第十三蚀刻制程et13中使用的材料的一或多者是气体。根据一些实施例，第十三蚀刻制程et13在压力、温度、蚀刻剂或其他适用的参数的至少一者是不同于第十二蚀刻制程et12，使得第十三蚀刻制程et13移除通过第十二蚀刻制程et12形成的聚合物层594。
[0173]
参考图20a。对图19b中的结构进行第十四蚀刻制程et14。第十四蚀刻制程et14加深图19b中的沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7，以在基板410中形成沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8。在一些实施例中，除了蚀刻气体及聚合物钝化气体的流速及/或蚀刻气体与聚合物钝化气体的比例，第十四蚀刻制程et14与第十二蚀刻制程et12是实质地相同。
[0174]
在一些实施例中，第十四蚀刻制程et14的蚀刻气体及聚合物钝化气体的流速是高于第十二蚀刻制程et12的蚀刻气体及聚合物钝化气体的流速。由此，第十四蚀刻制程et14的蚀刻深度是大于第十二蚀刻制程et12的蚀刻深度。举例而言，第十四蚀刻制程et14中的蚀刻深度df7是大于第十二蚀刻制程et12中的蚀刻深度df6(见图19a)及/或第十四蚀刻制程et14中的蚀刻深度dc7是大于第十二蚀刻制程et12中的蚀刻深度dc6(见图19a)。为了清楚表示，图19b中的沟槽a7、沟槽b7、沟槽c7、沟槽d7、沟槽e7、沟槽f7及沟槽g7的轮廓是以点虚线绘示于图20a。
[0175]
在一些实施例中，在第十四蚀刻制程et14期间，富碳聚合物钝化气体是聚合以形成聚合物层596于沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8的表面上。在一些实施例中，第十四蚀刻制程et14的蚀刻气体与聚合物钝化气体的比例是不同于第十二蚀刻制程et12的蚀刻气体与聚合物钝化气体的比例。举例而言，第十四蚀刻制程et14的氟基蚀刻气体(例如cf4)量是大于第十二蚀刻制程et12的聚合物钝化气体量。随着氟的增加，电浆蚀刻的横向蚀刻速率增加，且沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8
的底部扩大。另外，由于第十四蚀刻制程et14中的蚀刻深度是大于第十二蚀刻制程et12中的蚀刻深度，在沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8中沉积更多聚合物钝化气体，使得聚合物层596的厚度t7是大于聚合物层594的厚度t6(见图19a)。
[0176]
参考图20b。根据一些实施例，通过第十五蚀刻制程et15移除聚合物层596(见图20a)。在一些实施例中，第十五蚀刻制程et15是电浆蚀刻制程、反应离子蚀刻制程、湿式蚀刻制程或其他适用的技术的至少一者。根据一些实施例，第十五蚀刻制程et15使用氟。根据一些实施例，第十五蚀刻制程et15使用cf4、sf6、nf3、chf3或其他适用的材料的至少一者。在一些实施例中，第十五蚀刻制程et15中使用的一或多种材料是气体。根据一些实施例，第十五蚀刻制程et15在压力、温度、蚀刻剂或其他适用的参数的至少一者上是不同于第十四蚀刻制程et14，使得第十五蚀刻制程et15移除通过第十四蚀刻制程et14形成的聚合物层596。
[0177]
在一些实施例中，一个蚀刻循环包括聚合物沉积制程(例如第十蚀刻制程et10、第十二蚀刻制程et12及第十四蚀刻制程et14)及聚合物移除制程(例如第十一蚀刻制程et11、第十三蚀刻制程et13及第十五蚀刻制程et15)。应指出虽然本揭露内容说明3个循环，但在其他实施例中，可进行少于或多于3个循环，来形成沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8。
[0178]
在图20b中，形成鳍片结构422a、鳍片结构422b、鳍片结构422c、鳍片结构432a、鳍片结构432b及鳍片结构432c。鳍片结构422a包括基部42a及通道结构423a，鳍片结构422b包括基部42b及通道结构423b，鳍片结构422c包括基部42c及通道结构423c，鳍片结构432a包括基部43a及通道结构433a，鳍片结构432b包括基部43b及通道结构433b，且鳍片结构432c包括基部43c及通道结构433c。
[0179]
通道结构423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c的侧壁的每一者为实质地笔直的。亦即，通道部分423a、通道部分423b、通道部分423c、通道部分433a、通道部分433b及通道部分433c的每一者在其顶部的宽度是实质地等于通道部分423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c的每一者在其底部的宽度。以通道结构423a为例，通道结构423a的顶部宽度w5是实质地等于通道结构423a的底部宽度w6。换言之，顶部宽度w5与底部宽度w6间的差异是实质地小于约1nm。
[0180]
基部42a、基部42b、基部42c、基部43a、基部43b及基部43c的侧壁的每一者为实质地笔直的。亦即，基部42a、基部42b、基部42c、基部43a、基部43b及基部43c的每一者在其顶部的宽度实质地等于基部42a、基部42b、基部42c、基部43a、基部43b及基部43c的每一者在其底部的宽度。以基部42a为例，基部42a的顶部宽度w7是实质地等于基部42a的中段宽度w8。换言之，顶部宽度w7与中段宽度w8间的差异实质是小于约1nm。应指出，中段宽度w8为基部42a在基部42a的顶表面与基部42a的根部42r的中间位置的宽度。
[0181]
在一些实施例中，鳍片结构422a、鳍片结构422b、鳍片结构422c、鳍片结构432a、鳍片结构432b及鳍片结构432c的每一者的高度实质为约90nm至约300nm。如果高度是大于约300nm，则鳍片结构422a、鳍片结构422b、鳍片结构422c、鳍片结构432a、鳍片结构432b及鳍片结构432c可能塌陷。如果高度是小于约90mm，则可能无法很好地控制通道结构423a、通道结构423b、通道结构423c、通道结构433a、通道结构433b及通道结构433c。
[0182]
鳍片结构422a与鳍片结构422b间有节距p6，鳍片结构422b与鳍片结构422c间有节
距p7，鳍片结构422c与鳍片结构432a间有节距p8，鳍片结构432a与鳍片结构432b间有节距p9，鳍片结构432b与鳍片结构432c间有节距p10。如上所述，节距p6是实质地等于节距p10，节距p7是实质地等于节距p9。在一些实施例中，节距p8是大于节距p7(p9)，且小于节距p6(p10)。在一些实施例中，节距p6至p10的每一者实质是约15nm至约100nm。如果节距p6至节距p10的每一者实质是小于约15nm，则集成电路结构400的负载效应可能更严重；如果节距p6至节距p10的每一者是大于约100mm，则集成电路结构400的布局面积可能太大。
[0183]
参考图21。隔离层440是形成于基板410上及沟槽a8、沟槽b8、沟槽c8、沟槽d8、沟槽e8、沟槽f8及沟槽g8中。在一些实施例中，通过适合的沉积制程(如原子层沉积)形成隔离层440，以共形地覆盖鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c。因此，多个沟槽442是形成于隔离层440中及鳍片结构422a至鳍片结构422c间或鳍片结构432a至鳍片结构432c间。
[0184]
在一些实施例中，如果两个相邻的鳍片太靠近，隔离层440可填充在鳍片间的空间中。举例而言，在图21中，由于鳍片结构422b及鳍片结构422c(或鳍片结构432a及鳍片结构432b)靠得够近，隔离层440填充在相邻的半导体鳍片422b与鳍片结构422c(或鳍片结构432a与鳍片结构132b)间的空间中。亦即，半导体鳍片422b与半导体鳍片422c(或半导体鳍片432a与半导体鳍片432b)间不形成沟槽。
[0185]
然后，介电鳍片层450是形成于基板410上，且覆盖隔离层440。在隔离层440中的沟槽442内填充介电鳍片层450。在一些实施例中，通过原子层沉积制程进行沟槽442的填充。在一些实施例中，可通过适合的制程(例如原子层沉积、化学气相沉积、流动式化学气相沉积、物理气相沉积、分子束磊晶、高密度电浆化学气相沉积、有机金属化学气相沉积、远端电浆化学气相沉积、电浆增强化学气相沉积、其他适合的方法及/或其组合)来填充沟槽442。在一些实施例中，介电鳍片层450包括氮氧化硅(sion)、碳氮化硅(sicn)、氧碳氮化硅(siocn)或金属氧化物[如氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、其他适合的金属氧化物及/或其组合]。
[0186]
参考图22。进行平坦化制程(例如化学机械平坦化制程)，以移除过量的隔离层440、介电鳍片层450及遮罩图案320a至遮罩图案320f(见图16a)，直至暴露鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c，而残留隔离层440’及介电鳍片层455。残留的介电鳍片层455是称为自对准隔离鳍片455。
[0187]
参考图23。然后，回蚀刻隔离层440’(见图22)，使得鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的部分及自对准隔离鳍片455是自隔离层440’的残留部分凸出。隔离层440’的残留部分形成隔离结构445。可通过适合的方法完成隔离结构445，例如对隔离层440’、鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c及自对准隔离鳍片455的材料间具有适合的蚀刻选择性的蚀刻制程。举例而言，蚀刻制程对隔离层440’的蚀刻速率是高于对鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c及/或自对准隔离鳍片455的蚀刻速率。在一些实施方式中，可通过调整蚀刻制程的适合的参数达到蚀刻速率差，例如蚀刻气体类型、气体的流速、蚀刻温度、电浆功率、腔室压力、其他合适的参数及/或其组合。在一些实施例中，自隔离结构145凸出的鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的部分的每一者具有约90nm至约130nm的高度。
[0188]
参考图24a至图24d。至少一虚设栅极结构460是形成于基板410上，且至少部分地
设置于鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c上。虚设栅极结构460下的鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的部分可称为通道区域。虚设栅极结构460亦可界定鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的源极/漏极(s/d)区域，例如相邻鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c且在通道区域的相对侧上的区域。
[0189]
虚设栅极的形成操作是首先在鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c上形成虚设栅极介电层462。接续地，在虚设栅极介电层462上形成虚设栅电极层464及硬遮罩，其中硬遮罩可包括多个层466及层468(例如氧化物层466及氮化物层468)。接着图案化硬遮罩，然后通过以已图案化的硬遮罩做为蚀刻遮罩来图案化虚设栅电极层462。在一些实施例中，在图案化虚设栅电极层464后，自鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的s/d区域移除虚设栅极介电层462。蚀刻制程可包括湿式蚀刻、干式蚀刻及/或其组合。选择蚀刻制程，以选择性地蚀刻虚设栅极介电层462，而实质地不蚀刻鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c、虚设栅电极层464、氧化物遮罩层466及氮化物遮罩层468。
[0190]
在完成形成虚设栅极结构460后，在虚设栅极结构460的侧壁上形成栅极间隔壁470。在栅极间隔壁形成操作的一些实施例中，在基板410上沉积间隔壁材料层。间隔壁材料层可为共形层，然后其被回蚀刻，以形成栅极间隔壁470。在一些实施例中，间隔壁材料层包括多个层，例如第一间隔壁层472及形成于第一间隔壁层472上的第二间隔壁层474。第一间隔壁层472及第二间隔壁层474各自是由适合的材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅(sicn)、碳氧化硅、氧碳氮化硅(siocn)及/或其组合。作为示例且不限制的是，使用如化学气相沉积制程、次常压化学气相沉积制程、流动化学气相沉积制程、ald制程、物理化学气相沉积制程或其他适合的制程，以在虚设栅极结构460上方依序沉积两种不同的介电材料，来形成第一间隔壁层472及第二间隔壁层474。然后对所沉积的间隔壁层472及间隔壁层474进行非等向性蚀刻制程，以暴露鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c未被虚设栅极结构460(例如鳍片结构422至鳍片结构422c及鳍片结构432a至鳍片结构432c的源极/漏极区域中)覆盖的部分。通过此非等向性蚀刻制程，可移除虚设栅极结构460正上方的间隔壁层472及间隔壁层474的部分。虚设栅极结构460的侧壁上的间隔壁层472及间隔壁层474的部分可残留，而形成栅极侧壁间隔壁，为了简洁，栅极侧壁间隔壁是表示为栅极间隔壁470。在一些实施例中，第一间隔壁层472是由氧化硅制成，其中氧化硅具有比氮化硅更低的介电常数，且第二间隔壁层474是由氮化硅制成，其中此氮化硅对后续蚀刻处理(例如蚀刻鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c中的源极/漏极凹部)的蚀刻抗性较氧化硅高。在一些实施例中，可使用栅极间隔壁470，以偏移后续形成的掺杂区域，例如源极/漏极区域。可进一步使用栅极间隔壁470设计或修改源极/漏极区域轮廓。
[0191]
参考图25a至图25d。通过使用应变源极/漏极(strained source/drain，ssd)蚀刻制程来移除鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的暴露部分。可以不同的方式进行ssd蚀刻制程。在一些实施例中，通过使用电浆源及反应气体的干式化学蚀刻进行ssd蚀刻制程。电浆源可为电感耦合电浆蚀刻、变压器耦合电浆蚀刻、电子回旋加速器共振蚀刻、反应离子蚀刻(rie)或类似方法，且反应气体可为氟基气体(例如sf6、ch2f2、
ch3f、chf3或类似者、氯气(例如cl2)、溴化氢(hbr)、氧气(o2)、类似物或其组合。在一些其他实施例中，可通过湿式化学蚀刻[如过氧化铵混合物、nh4oh、tmah、其组合或类似物)进行应变源极/漏极蚀刻制程。在一些其他实施例中，可通过干式化学蚀刻及湿式化学蚀刻的组合进行应变源极/漏极蚀刻步骤。
[0192]
参考图26a至图26d。水平地凹陷(蚀刻)p型元件区域410a上的磊晶层424及n型元件区域410b上的磊晶层422。举例而言，形成第一遮罩，以覆盖n型元件区域410b，且暴露p型元件区域410a，接着水平地凹陷p型元件区域410a上的磊晶层424，以形成凹部r1。在形成凹部r1后，移除第一遮罩。接续地，形成第二遮罩，以覆盖p型元件区域410a且暴露n型元件区域410b，接着水平地凹陷n型元件区域410b上方的磊晶层422，以形成凹部r2。在形成凹部r2后，移除第二遮罩。
[0193]
参考图27a至图27d。分别形成内间隔壁405，以填充凹部r1及凹部r2(见图26b及图26c)。举例而言，在图26a至图26d的结构上形成介电材料层，且进行一或多个蚀刻操作，以形成内间隔壁405。在一些实施例中，内间隔壁405包括氮化硅基材料(如sin、sion、siocn或sicn及其组合的)，且此氮化硅基材料是不同于栅极间隔壁470的材料。在一些实施例中，内间隔壁405为氮化硅。内间隔壁405可完全填充图27b及图27c所示的凹部。使用包含低压化学气相沉积(low pressure cvd，lpcvd)及电浆增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适合的制程可形成介电材料层。蚀刻操作包括一或多个湿式及/或干式蚀刻操作。在一些实施例中，蚀刻为非等向性蚀刻。
[0194]
参考图28a至图28d。在鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的源极/漏极区域s/d上形成源极/漏极磊晶结构480。通过进行磊晶生长制程可形成源极/漏极磊晶结构480，其中磊晶生长制程在鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c上提供磊晶材料。在磊晶生长制程期间，虚设栅极结构460、栅极间隔壁470及内间隔壁405限制源极/漏极磊晶结构480于源极/漏极区域s/d。关于源极/漏极磊晶结构480的材料及制程的细节是类似于先前讨论的鳍式场效晶体管的源极/漏极磊晶结构480的材料及制程，为求简洁故不再赘述。
[0195]
在基板410上形成层间介电层495。在一些实施例中，在层间介电层495形成前，亦形成接触蚀刻停止层490。关于接触蚀刻停止层490及层间介电层495的材料及制程细节是类似于接触蚀刻停止层490及层间介电层495的材料及制程，为求简洁故不再赘述。在一些实施例中，在沉积层间介电层495后，可进行平坦化制程，以移除层间介电层495的残留材料。举例而言，平坦化制程包括化学机械平坦化制程，其中化学机械平坦化制程移除虚设栅极结构460上的层间介电层495[及接触蚀刻停止层490(若存在)]的部分，且平坦化集成电路结构400的顶表面。在一些实施例中，化学机械平坦化制程亦移除硬遮罩层466及硬遮罩层468(如图27a至图27c所示)，且暴露虚设栅电极层464。在一些实施例中，至少一气隙492由接触蚀刻停止层490界定，且形成在源极/漏极磊晶结构480下。
[0196]
参考图29a至图29d。首先移除虚设栅电极层464及虚设栅电极层462(如图28a至图28c所示)，接着移除牺牲层。举例而言，形成第三遮罩，以覆盖n型元件区域410b，且暴露p型元件区域410a，然后移除p型元件区域410a上的磊晶层424。在移除磊晶层424后，移除第一遮罩。接续地，形成第二遮罩，以覆盖p型元件区域410a，且暴露n型元件区域410b，然后移除n型元件区域410b上的磊晶层422。在移除磊晶层422后，移除第二遮罩。
[0197]
在一些实施例中，通过使用选择性蚀刻制程(例如选择性干式蚀刻、选择性湿式蚀刻或其组合)来移除虚设栅电极层464，其中选择性蚀刻制程以比蚀刻其他材料(例如栅极间隔壁470、层间介电层495及/或接触蚀刻停止层490)快的蚀刻速率蚀刻虚设栅电极层464中的材料，从而在对应的栅极间隔壁470间得到栅极沟槽gt2。接续地，使用另一选择性蚀刻制程移除栅极沟槽gt2中的牺牲层，其中选择性蚀刻制程以比蚀刻通道层快的蚀刻速率蚀刻牺牲层。以此方式，在p型元件中，磊晶层422变为悬置于基板410上及源极/漏极磊晶结构480间的纳米片，在n型元件中，磊晶层424变为悬置于基板410上及源极/漏极磊晶结构480间的纳米片。此操作亦称为通道释放制程。在一些实施例中，根据其几何形状，可互换地称通道层为纳米线、纳米平板及纳米环。举例而言，在一些其他实施例中，通道层可因选择性蚀刻制程被修整，而具有实质地圆形的形状(亦即圆柱形)，由于此选择性蚀刻制程是用以完全移除牺牲层。在此情况下，通道层可称为纳米线。
[0198]
参考图30a至图30d。在栅极沟槽gt2中形成替换栅极结构510，以包围悬置于栅极沟槽gt2中的通道层的每一者。栅极结构510可为全环绕栅极场效晶体管的最终栅极。最终栅极结构510可为高k/金属栅极堆叠，但可出现其他组成。在一些实施例中，栅极结构形成与多通道连接的栅极，其中多通道是由多个通道层提供。在不同的实施例中，栅极结构510包括：栅极介电层512、功函数金属层514、及填充金属516，其中栅极介电层512是形成于通道层周围，功函数金属层514是形成于栅极介电层512周围，且填充金属516是形成于功函数金属层514周围，并填充栅极沟槽gt2的剩余部分。栅极介电层512包括介面层(例如氧化硅层)及介面层上方的高k栅极介电层。本文所使用且描述的高k栅极电介质包括介电材料，其具有高介电常数，例如比热氧化硅的介电常数(～3.9)高。栅极结构510内使用的功函数金属层514及/或填充金属层516可包括金属、金属合金或金属硅化物。形成栅极结构510可包括形成各个栅极材料、一或多个衬垫层的沉积及移除过量栅极材料的一或多个化学机械平坦化制程。如图30a的剖面图所示，栅极结构510包围通道层的每一者，由此称为gaa fet的栅极。关于全环绕栅极场效晶体管的栅极结构510的材料及制程细节类似于鳍式场效晶体管的栅极结构210，由此出于简洁性不重复其细节。
[0199]
参考图31a至图31d。在回蚀刻的栅极结构510上方选择性地形成介电质盖520。举例而言，通过诸如化学气相沉积、电浆增强化学气相沉积、原子层沉积、远端电浆原子层沉积、电浆增强原子层沉积、其组合或类似者的适合的沉积技术形成介电质盖层，包括sin
x
、al
x
oy、alon、sio
xcy
、sic
x
ny、其组合或类似者。随后进行化学机械制程，移除凹部以外的介电质盖层，留下凹部中的介电质盖层的部分，该等部分做为介电质盖520。
[0200]
参考图31a至图31d。形成源极/漏极接触540，其延伸通过层间介电层495[及接触蚀刻停止层490(如果存在)]。作为实例且不限制的是，形成源极/漏极接触540包括：进行一或多个蚀刻制程以形成延伸通过层间介电层495的接触开口，暴露源极/漏极磊晶结构480；沉积一或多种金属材料，其过量填充接触开口；及随后进行化学机械平坦化制程，移除接触开口之外的过量金属材料。在一些实施例中，一或多个蚀刻制程为选择性蚀刻，以相较于蚀刻介电质盖520及栅极间隔壁470，以较快的蚀刻速率蚀刻层间介电层495。结果，将介电质盖520及栅极间隔壁470做为蚀刻遮罩来进行选择性蚀刻，使得在不使用其他光刻制程的情况下，自对准源极/漏极磊晶结构480而形成接触开口，且由此形成源极/漏极接触540。在彼情况下，允许形成源极/漏极接触540的介电质盖520可称为sac盖520。在一些实施例中，在
形成源极/漏极接触540之前，在源极/漏极磊晶结构480上方形成金属合金层530。当源极/漏极磊晶结构480包括硅时，金属合金层530可为硅化物。
[0201]
在图31a及图31d中，集成电路结构400包括隔离结构445，其嵌入于基板410中，并接触鳍片结构422a至鳍片结构422c及鳍片结构432a至鳍片结构432c的基部。出于清晰性，图31a中的一些隔离结构445表示为隔离结构445a、隔离结构445b、隔离结构445c、隔离结构445d及隔离结构445e。隔离结构445a、隔离结构445c及隔离结构445e具有相似的形状，隔离结构445b及隔离结构145d具有相似的形状。
[0202]
图31e是图31a中区域n的放大视图。参考图31a及图31e。隔离结构445a具有底表面712及相对的侧壁714及侧壁716。侧壁714及侧壁716实质地为笔直的。在一些实施例中，侧壁714及侧壁716实质地垂直于基板410的顶表面423。在一些实施例中，顶表面423为基部42a至基部42c及基部43a至基部43c的顶表面(见图20b)。在一些实施例中，侧壁714及侧壁716实质地相互平行。侧壁714及底表面712间形成圆角713a，侧壁716及底表面712间形成圆角713b。亦即，圆角713a在侧壁714的底部，圆角713b在侧壁716的底部。在一些实施例中，圆角713a及圆角713b的每一者的曲率半径r4为约5nm至约20nm。圆角713a及圆角713b的底部至圆角713a及圆角713b的顶部的距离d5为约1nm至约3nm。隔离结构445a具有高度h5。在一些实施例中，距离d5与高度h5的比例为约0.04至约0.15。隔离结构445c及隔离结构445e具有与隔离结构445a相似的轮廓，因此下文将不对此重复描述。
[0203]
隔离结构445b具有底表面722及相对的侧壁724及侧壁726。侧壁724及侧壁726实质地为笔直的。在一些实施例中，侧壁724及侧壁726实质地垂直于基板410的顶表面423。底表面722为凸面的，弧形底表面722的曲率半径r5为约5nm至约20nm。在一些实施例中，曲率半径r4大于曲率半径r5。底表面722的底部至底表面722的顶部的距离d6为约1nm至约3nm。隔离结构445b具有高度h6。在一些实施例中，距离d6与高度h6的比例为约0.04至约0.15。隔离结构445d具有与隔离结构445b相似的轮廓，因此下文将不对此重复描述。在一些实施例中，侧壁724实质地平行于侧壁716。
[0204]
在图31a及图31d中，集成电路结构400进一步包括部分嵌入于隔离结构445中的介电鳍片层455。亦即，隔离结构445分别包围介电鳍片层455的底部。出于清晰性，将图31a中的一些介电鳍片层455表示为介电鳍片层455a、介电鳍片层455c及介电鳍片层455e。在图31e中，介电鳍片层455a具有底表面742及连接至底表面742的相对侧壁744及侧壁746。底表面642为曲面的(或弧形的或凸面的)。侧壁744及侧壁746实质地相互平行。底表面742的底部至底表面742的顶部的距离d7为约5nm至约20nm。在一些实施例中，介电鳍片层455a中具有缝隙456。介电鳍片层455c及介电鳍片层455e具有与介电鳍片层455a相似的轮廓，因此下文将不对此重复描述。
[0205]
基于上述讨论，可见本揭露内容具有优点。然而，应理解其他实施例可具有其他优点，且本文未必揭示所有优点，无特定优点为所有实施例所必需。一优点是上述循环蚀刻制程放大基板中沟槽的底部，由此解决集成电路结构的漏极导致能障降低问题。另外，由于隔离结构放大，可改善相邻鳍片间的隔离。
[0206]
根据一些实施例，提供一种半导体元件，包括基板、第一鳍片、第二鳍片、第一隔离结构、第二隔离结构及栅极结构。基板具有p型区域及n型区域。第一鳍片自基板的p型区域延伸。第二鳍片自基板的n型区域延伸。第一隔离结构在基板的p型区域上，且与第一鳍片相
邻。第一隔离结构具有底表面及连接至底表面的相对的第一侧壁及第二侧壁，第一圆角是在第一隔离结构的底表面与第一侧壁间，第一侧壁实质地平行于第二侧壁。第二隔离结构在基板的n型区域上，且与第一鳍片相邻。第一隔离结构比第二隔离结构深。栅极结构在第一隔离结构上方，且覆盖第一鳍片。
[0207]
在一些实施例中，第一鳍片包括通道部分及基部，基部是在通道部分下，且第一隔离结构的第一侧壁是实质地垂直于第一鳍片的基部的顶表面。在一些实施例中，其中第一隔离结构的第一圆角的底部与第一圆角的顶部间的距离是约1nm至约3nm。在一些实施例中，第二圆角在第一隔离结构的底表面与第二侧壁间。在一些实施例中，半导体元件可选择性包括部分嵌入于第一隔离结构中的介电鳍片。在一些实施例中，介电鳍片的底表面为曲面。在一些实施例中，介电鳍片的相对侧壁是实质地彼此平行。
[0208]
根据一些实施例，提供一种半导体元件，其中此半导体元件包括第一鳍片、第二鳍片、第三鳍片、第一隔离结构、第二隔离结构、第三隔离结构及栅极结构。第一鳍片、第二鳍片及第三鳍片是自基板延伸。第一隔离结构接触第一鳍片及第二鳍片。第二隔离结构接触第二鳍片及第三鳍片，且比第一隔离结构浅。第二隔离结构具有凸面的底表面，第二隔离结构的侧壁是实质地平行于第一隔离结构的侧壁。第三隔离结构接触第三鳍片，比第二隔离结构深。第三隔离结构的底表面相比于第一隔离结构的底表面是倾斜的。栅极结构是在第二鳍片及第一隔离结构、第二隔离结构及第三隔离结构上。
[0209]
在一些实施例中，第一鳍片的底部的宽度与第一鳍片的顶部的宽度的差异是实质小于约1nm。在一些实施例中，第一隔离结构在第一隔离结构的侧壁的底部具有圆角。在一些实施例中，第一隔离结构的圆角的曲率半径是大于第二隔离结构的凸面底表面的曲率半径。在一些实施例中，第一隔离结构包围介电鳍片的底部。在一些实施例中，介电鳍片具有圆形底表面。
[0210]
根据一些实施例，提供一种半导体元件的形成方法包括在基板上方形成遮罩图案。利用该遮罩图案做为一蚀刻遮罩对基板进行第一蚀刻制程，以在基板中形成沟槽。对基板进行第二蚀刻制程，以加深沟槽。用于第二蚀刻制程中的蚀刻气体的氟量是大于用于第一蚀刻制程中的蚀刻气体的氟量。在进行第二蚀刻制程之后，对基板进行第三蚀刻制程，以进一步地加深沟槽加深。用于第三蚀刻制程中的蚀刻气体的氟量是大于用于第二蚀刻制程中的蚀刻气体的氟量。在进行第三蚀刻制程之后，在加深的沟槽中形成隔离结构。栅极结构形成于基板及隔离结构上方。
[0211]
在一些实施例中，用于第三蚀刻制程中的蚀刻气体包括cf4、ch2f2或其组合。在一些实施例中，用于第三蚀刻制程中的cf4量是大于用于第二蚀刻制程中的cf4量。在一些实施例中，第三蚀刻制程中的沟槽的蚀刻深度是大于第二蚀刻制程中的沟槽的蚀刻深度。在一些实施例中，第一蚀刻制程期间，第一聚合物层是形成于沟槽中，且半导体的制造方法可选择性包括在进行第二蚀刻制程前，移除第一聚合物层。在一些实施例中，其中在第二蚀刻制程期间，第二聚合物层是形成于沟槽中，且第二聚合物层的厚度是大于第一聚合物层的厚度。在一些实施例中，进行第三蚀刻制程的操作使得加深的沟槽的侧壁是实质地垂直于基板的顶表面，且加深的沟槽在侧壁的底部具有圆角。
[0212]
上文概述若干实施例的特征，使得熟悉此项技术者可较佳地理解本露内容的态样。熟悉此项技术者应理解他们可容易地以本露内容为基础来设计或修改其他制程或结
构，以达到相同的目的及/或获得本文所介绍的实施例的相同优点。熟悉此项技术者亦应认识到此等等效构造不脱离本露内容的精神及范畴，并且他们可在不脱离本揭露内容的精神及范畴的情况下作出各种改变、替换及更改。