包括非易失性存储单元的电子器件及其形成方法与流程

1.本公开涉及电子器件和形成该电子器件的方法，并且更具体地，涉及包括非易失性存储单元的电子器件及该电子器件的形成方法。


背景技术：

2.高性能嵌入式闪存对于许多先进的模拟/数字系统变得愈发重要。嵌入式非易失性存储器技术应与同一管芯上的其它器件的技术一起发展，以针对竞争对手的产品进行有效竞争。分离栅技术已成为众多选择中的首选技术。在工艺流程中集成稳健的非易失性存储器阵列存在挑战，该工艺流程还用于在同一管芯上形成功率晶体管和逻辑晶体管，而无需添加太多非易失性存储器阵列独有的工艺操作。需要进一步改进以完善工艺集成。


技术实现要素：

3.本发明要解决的问题是使用与制造高压晶体管、低压晶体管或两者的工艺流程兼容的工艺流程来形成包括非易失性存储单元的电子器件。
4.在一个方面，公开了一种形成电子器件的方法。该方法可以包括在基底上方形成第一栅构件；在第一栅构件上方形成第一过程停止构件；在该第一栅构件、该第一过程停止构件以及该基底的未被该第一栅构件和该第一过程停止构件覆盖的部分上方形成栅电极层；在该栅电极层上方形成第二过程停止构件，其中该第二过程停止构件不覆盖该第一栅构件和该第一过程停止构件；以及移除该栅电极层的一部分以暴露该第一过程停止构件以形成不接触该第一栅构件的第二导电构件。
5.在一个实施方案中，该方法还包括使第二导电构件图案化以形成低压晶体管的栅电极。
6.在另一个实施方案中，该方法还包括形成电荷存储构件；使该第一栅构件图案化以限定控制栅电极；以及使该第二栅构件图案化以限定选择栅电极。
7.在一个具体实施方案中，该方法还包括移除该第一过程停止构件；在该控制栅构件上方并且邻近该选择栅构件的侧面形成侧壁间隔件；以及在该控制栅电极上方形成第一硅化物构件，并且在该选择栅电极上方形成第二硅化物构件。侧壁间隔件可以降低在第一硅化物构件与第二硅化物构件之间桥接的可能性。
8.在另一具体实施方案中，该方法还包括形成浮栅层；在该浮栅层上方形成氧化物-氮化物-氧化物层；形成控制栅层；以及使该浮栅层和该控制栅层图案化以限定该浮栅电极的侧面和该控制栅电极的侧面。当使浮栅层和控制栅层图案化时，可能会暴露氧化物-氮化物-氧化物层的一部分。该方法还包括形成与氧化物-氮化物-氧化物层的部分相邻的氧化物间隔件；以及在形成氧化物间隔件之后移除该第一过程停止构件。
9.在另一具体实施方案中，该方法还包括形成电荷存储层；形成控制栅层；以及使电荷存储层和控制栅层图案化以限定电荷存储构件和控制栅构件。该电荷存储构件包括该电荷存储构件的第一侧面，并且该控制栅构件包括控制栅构件的第一侧面。该方法还可以包
括使电荷存储构件和控制栅构件图案化以限定电荷存储构件的第二侧面和控制栅电极的第二侧面。在形成栅电极层之前执行图案化以限定第一侧面，并且在形成栅电极层之后执行图案化以限定第二侧面。
10.在另一方面，公开了一种电子器件。该电子器件可以包括非易失性存储单元。该非易失性存储单元可以包括：漏极/源极区；源极/漏极区；电荷存储构件，该电荷存储构件比该漏极/源极区更靠近该源极/漏极区；控制栅电极，该控制栅电极覆盖该电荷存储构件；第一硅化物构件，该第一硅化物构件覆盖该控制栅电极；选择栅电极，该选择栅电极比该源极/漏极区更靠近该漏极/源极区；第二硅化物构件，该第二硅化物构件覆盖该选择栅电极；以及间隔件，该间隔件设置在该第一硅化物构件与该第二硅化物构件之间。
11.在一个实施方案中，非易失性存储单元还包括隧道介电层，该隧道介电层位于电荷存储构件下方；以及第一栅介电层，该第一栅介电层位于该选择栅电极下方，其中该第一栅介电层比该隧道介电层薄。该电子器件还包括晶体管，该晶体管包括比该第一栅介电层厚的第二栅介电层，其中该晶体管是功率晶体管或高压晶体管。
12.在另一方面，公开了一种形成电子器件的方法。该方法可以包括在基底上方形成第一栅构件，其中该第一栅构件具有近侧；形成具有与该第一栅构件的该近侧相邻的近侧的第二栅构件；在该第一栅构件和该第二栅构件的部分上方形成掩模构件，其中该掩模构件覆盖该第一栅构件和该第二栅构件的近侧；移除该第一栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第一栅电极；以及移除该第二栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第二栅电极。
13.在一个实施方案中，该方法还包括在形成该第一栅构件之前形成具有近侧的电荷存储构件；以及移除该电荷存储构件的未被该掩模构件覆盖的部分，其中在移除该部分之后，该电荷存储构件的剩余部分具有与该近侧相对的远侧。在成品器件中，电荷存储构件、第一栅电极和第二栅电极的近侧彼此相邻，并且电荷存储构件和第一栅电极的远侧彼此相邻。该第一栅电极是控制栅电极，并且该第二栅电极是选择栅电极。
14.本发明实现的技术效果开发了一种工艺流程，该工艺流程非常适合形成(1)非易失性存储单元和(2)高压晶体管、低压晶体管或高压与低压晶体管。在一个实施方案中，可以形成叠栅结构，其中在一个步骤期间限定叠栅结构的侧面，并且在不同步骤期间限定叠栅结构的相对侧。在另一个实施方案中，可以从栅电极层限定选择栅电极，而栅电极层的一部分保持在存储器阵列的外部。在另一实施方案中，间隔件可以设置在选择栅电极与控制栅电极之间。间隔件可以有助于降低在选择栅电极和控制栅电极之间将发生硅化物桥接的可能性。
附图说明
15.在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
16.图1包括在形成栅叠层和图案化抗蚀剂层之后的工件的部分的横截面图的图示，该工件包括非易失性存储器阵列和低压晶体管的部分。
17.图2包括在使层图案化以形成栅叠层并移除图案化的抗蚀剂层之后图1的工件的横截面图的图示。
18.图3包括在形成与栅叠层相邻的间隔件之后图2的工件的横截面图的图示。
19.图4包括在形成栅电极层和过程停止层之后图3的工件的横截面图的图示。
20.图5包括在移除非易失性构件阵列内的过程停止层的一部分之后图4的工件的横截面图的图示。
21.图6包括在移除栅电极层的覆盖栅叠层的部分之后图5的工件的横截面图的图示。
22.图7包括在形成与选择栅构件相邻的可选间隔件之后图6的工件的横截面图的图示。
23.图8包括在形成用于限定浮动、控制和选择栅电极的图案化硬掩模层之后图7的工件的横截面图的图示。
24.图9包括在限定栅叠层和对源极/漏极区进行掺杂之后图8的工件的横截面图的图示。
25.图10包括在退火以激活源极/漏极区的掺杂剂之后图9的工件的横截面图的图示。
26.图11包括在限定选择栅电极和对漏极/源极区进行掺杂之后图10的工件的横截面图的图示。
27.图12包括在限定非易失性存储器阵列外部的晶体管的栅电极之后图11的工件的横截面图的图示，形成在非易失性存储器阵列外部的晶体管的源极区和漏极区的掺杂区，并且退火以激活漏极/源极区的掺杂剂。
28.图13包括根据一个实施方案在形成基本完成的电子器件之后图12的工件的横截面图的图示。
29.技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于改善对本发明的实施方案的理解。
具体实施方式
30.提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本技术中所公开的教导内容，可以采用其他实施方案。
31.术语“桥接”旨在表示被设计成彼此间隔、相互接触或彼此足够接近以形成电短路或显著的、不希望的传导路径的特征。
32.术语“高压晶体管”旨在表示被设计成使得源极或发射极区、栅电极或基极区和漏极或集电极区中的任何一个之间的电压在稳定状态下正常操作时与0v的差值大于5v(低于-5v或高于+5v)的晶体管。高压晶体管可以或可以不是功率晶体管。
33.术语“低压”晶体管旨在表示被设计成使得源极或发射极区、栅电极或基极区和漏极或集电极区中的任何一个之间的电压在稳定状态下正常操作时与0v的差值小于5v(即，在-5v到+5v的范围内)的晶体管，并且当晶体管处于导通状态时流过晶体管的电流小于0.1a。
34.术语“构件”旨在表示在电子器件中处于中间状态或最终状态的特征。栅构件可以是栅电极。替代地，栅构件可以是进一步图案化以形成栅电极的特征。
35.术语“正常操作”和“正常操作状态”是指这样的条件，即电子部件或器件被设计成在这种条件下操作。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他信
息获得。因此，正常操作不包括在电子部件或器件的设计极限之外对其进行操作。
36.术语“功率晶体管”旨在表示被设计成当晶体管处于导通状态时正常流动至少0.1a电流的晶体管。
37.术语“稳定状态”是指其中电路或电路内的部件的操作不随时间显著改变的状态。术语“瞬变状态”是指其中电路或电路内的部件的操作随时间显著改变的状态。例如，电路内的节点处的电压可以是波动的，使得电压摆动的幅度随时间推移而减小，并且可被称为振荡。在一段时间之后，电压摆动变得不显著，因为电压摆动的幅度是初始幅度的一小部分。因此，电路在振荡期间可处于瞬变状态，并且在振荡变得不显著后，电路便可处于稳定状态。
38.族编号对应于基于2018年12月1日版iupac元素周期表的元素周期表中的列。
39.术语“在
…
上”、“覆盖在上面”和“在
…
上方”可用于指示两种或更多种元件彼此直接物理接触。然而，“在
…
上方”可也意指两种或更多种元件彼此不直接接触。例如，“在
…
上方”可意指一种元件在另一种元件之上，但元件彼此不接触并且可在这两种元件之间具有另一种或多种元件。
40.术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确地列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确地规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件a或b由以下任一项满足：a为真(或存在)而b为假(或不存在)，a为假(或不存在)而b为真(或存在)，以及a和b均为真(或存在)。
41.另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
42.词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)(以及针对半导体掺杂浓度至多百分之二十(20％))的差值为合理差值。
43.除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。
44.电子器件可以包括非易失性存储(nvm)单元。该nvm单元可以包括漏极/源极区、源极/漏极区、浮栅电极或另一电荷存储构件、控制栅电极和选择栅电极。可以使用非常适合电子器件的现有工艺流程的工艺流程来制造nvm单元，该nvm单元包括至少一个功率晶体管、至少一个高压晶体管、至少一个低压晶体管，或功率晶体管、高压晶体管或低压晶体管的组合，或它们的任何组合。在下文描述的实施方案中，在存在功率晶体管、高压晶体管和低压晶体管的情况下，描述了电子器件及其工艺流程。功率晶体管、高压晶体管或低压晶体管可能不存在于所有实施方案中。可以不使用功率晶体管、高压晶体管或低压晶体管，或者
其可以是不同电子器件的一部分。
45.在一个实施方案中，如本文所述的工艺流程允许在形成低压晶体管的栅介电层时的相同操作期间形成nvm单元的选择栅电极下方的栅介电层。因此，nvm单元可以具有更快的读取时间。
46.如本文所述的nvm单元不具有单独的专用擦除电极。因此，nvm单元可以保持合理的小单元尺寸。包括浮栅和控制栅叠层的栅叠层可以使用硬掩模图案化，该硬掩模可以有助于减少浮栅到选择栅的不对准，并且允许nvm单元内的栅长度小于对应于由光致抗蚀剂掩模限定的最小特征尺寸的最小特征。控制栅电极和选择栅电极的顶部附近的可选间隔件可以有助于降低控制栅电极和选择栅电极上方硅化物构件之间桥接的可能性。
47.在一个方面，形成电子器件的方法可以包括在基底上方形成第一栅构件；在第一栅构件上方形成第一过程停止构件；在该第一栅构件、该第一过程停止构件以及该基底的未被该第一栅构件和该第一过程停止构件覆盖的部分上方形成栅电极层；在该栅电极层上方形成第二过程停止构件，其中该第二过程停止构件不覆盖该第一栅构件和第一过程停止构件；以及移除该栅电极层的一部分以暴露该第一过程停止构件以形成不接触该第一栅构件的第二导电构件。
48.在另一方面，电子器件可以包括nvm单元，该nvm单元包括：漏极/源极区；源极/漏极区；电荷存储构件，该电荷存储构件比该漏极/源极区更靠近该源极/漏极区；控制栅电极，该控制栅电极覆盖该电荷存储构件；第一硅化物构件，该第一硅化物构件位于该控制栅电极上方；选择栅电极，该选择栅电极比该源极/漏极区更靠近该漏极/源极区；第二硅化物构件，该第二硅化物构件位于该选择栅电极上方；以及间隔件，该间隔件设置在该第一硅化物构件与该第二硅化物构件之间。
49.在另一方面，形成电子器件的方法可以包括在基底上方形成第一栅构件，其中该第一栅构件具有近侧；形成具有与该第一栅构件的该近侧相邻的近侧的第二栅构件；在该第一栅构件和该第二栅构件的部分上方形成掩模构件，其中该掩模构件覆盖该第一栅构件和该第二栅构件的近侧；移除该第一栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第一栅电极；以及移除该第二栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第二栅电极。
50.可以使用基底形成电子器件。电子器件中使用的隔离可能取决于电子器件中使用的功率晶体管的类型。对于横向扩散的金属氧化物半导体(ldmos)晶体管和其它平面功率晶体管，可以使用浅沟槽隔离(例如，在主表面下方延伸至多1微米的隔离)和高压阱掺杂剂区来隔离功率晶体管与电子器件的控制部分内的nvm阵列和低压晶体管内的nvm单元。对于垂直功率晶体管，例如垂直场效应晶体管或绝缘栅双极晶体管(igbt)，其中电流主要在主表面和基底之间流动，可以使用深沟槽隔离(在主表面下方延伸超过1微米的隔离)。阅读本说明书后，本领域技术人员将能够根据特定应用的需要或期望确定电子器件的隔离方案。
51.图1包括工件100的部分的横截面视图，该工件包括nvm阵列102的一部分和电子器件的低压区104的一部分。尽管未示出，但也可以在电子器件的其它区域中形成功率晶体管和高压晶体管。基底可以包括阱区122和124，它们可以分别形成在nvm阵列102和低压区104中，并且与彼此相比以及与功率晶体管的高压区或高压晶体管内的阱或另一掺杂区相比，可以在相同或不同的时间形成，或者可以与所有功率晶体管或高压晶体管分开形成。在另
一实施方案中，阱区122和124中的一个或两个可以是不单独掺杂的外延层的部分。在一个实施方案中，阱区122和124是p型掺杂的。阱区122和124可以具有相同的掺杂剂浓度或不同的掺杂剂浓度。
52.隧道介电层132、浮栅层142、栅间介电层152、控制栅层162、过程停止层172和图案化的抗蚀剂层182形成在工件100的主表面110上方。隧道介电层132可以包含氧化物并且具有足够薄的厚度以允许载流子穿过隧道介电层132。在一个实施方案中，隧道介电层132的厚度在2nm至15nm的范围内。
53.浮栅层142可以是导电的并且可以包括金属或掺杂半导体材料。在一个实施方案中，浮栅层142可以是重掺杂n型硅层。浮栅层142的厚度可在50nm至500nm的范围内。nvm阵列102可以包括许多不同行和列的nvm单元。浮栅层142可以被图案化以移除不同nvm单元之间的浮栅层142的部分，使得随后形成的浮栅电极沿着同一行或列彼此分离。
54.在另一个实施方案中，浮栅层142可由另一电荷存储层代替。例如，电荷存储层可以包含材料，其中电荷可以在俘获位点(例如氮化硅)被俘获。在另一个实施例中，电荷存储层可以包含间隔开的离散导电元件，例如纳米晶体。与浮栅电极不同，其中电荷可在浮栅电极内移动，电荷保持在氮化硅内或离散导电元件内的俘获位点处。为简单起见，电荷存储层是相对于浮栅层来描述的。
55.栅间介电层152可以包含一个或多个介电膜，该一个或多个介电膜可以包含氧化物、氮化物或氮氧化物，并且在浮栅层142被第一次图案化之后形成。在一个实施方案中，栅间介电层152可以包含氧化物膜、氮化物膜和另一氧化物层，其中氮化物膜通过氧化物膜与浮栅层142和控制栅层162间隔开。控制栅层162可以包括先前关于浮栅层142描述的任何材料。与浮栅层142相比，控制栅层162可以具有相同或不同的组成成分。在一个实施方案中，控制栅层162可以包含无掺杂半导体材料。与浮栅层142相比，控制栅层162可以具有相同或不同的厚度。
56.过程停止层172可以用作抛光停止层或蚀刻停止层。与控制栅层162以及随后将在过程停止层172上方形成的一个或多个层相比，过程停止层172具有不同的组成成分。在一个实施方案中，过程停止层172包含氮化物。过程停止层172的厚度足以保护控制栅层162直到过程停止层172被移除。在一个实施方案中，过程停止层172的厚度在20nm至200nm的范围内。图案化的抗蚀剂层182覆盖所有功率晶体管和高压晶体管区、低压区104和nvm阵列102的部分。图案化的抗蚀剂层182中的开口(如开口184)位于浮栅层142、栅间介电层152、控制栅层162以及过程停止层172将被移除的位置处。
57.在图2中，可以使用蚀刻序列移除叠层的暴露部分。蚀刻气体可以随着层的组成成分变化而改变。蚀刻序列移除浮栅层142、栅间介电层152、控制栅层162和过程停止层172的部分。蚀刻序列可以在蚀刻穿过隧道介电层132的厚度之前终止。在蚀刻序列之后，浮栅构件242由浮栅层142形成，控制栅构件262由控制栅层162形成，并且过程停止构件272由过程停止层172形成。在另一个实施方案中，浮栅构件242可由其它电荷存储构件(例如，氮化硅或离散导电元件)代替。
58.浮栅电极和控制栅电极的最终形状部分地由蚀刻序列确定。如图2中可见，层142、152、162和172的侧面基本上彼此相连。图2中示出了两个nvm单元的部分。图案化的抗蚀剂层182被移除。可以执行可选的阈值调整注入以实现与随后形成的选择栅电极相关联的所
需或期望的阈值电压。可以沿着浮栅构件242和控制栅构件262的暴露侧壁形成氧化物层(未标记)。在另一个实施方案中，图案化的抗蚀剂层182不覆盖功率晶体管、高压晶体管和低压区104，并且当限定nvm单元的叠层时，从功率晶体管、高压晶体管和低压区104中移除叠层。
59.侧壁间隔件342沿叠层的侧壁形成，如图3所示。侧壁间隔件342可以包含绝缘材料。在一个实施方案中，间隔件342和过程停止构件272包含不同的材料。在一个具体实施方案中，侧壁间隔件342可包含氧化物，而过程停止构件272可包含氮化物。可以通过共形沉积和各向异性地蚀刻绝缘层来形成侧壁间隔件342。间隔件342在其底面附近的厚度(在平行于主表面110的方向上测量)足以基本上防止载流子通过侧壁间隔件342在浮栅电极和选择栅电极之间隧穿。当侧壁间隔件342太薄时，掺杂剂可以在随后形成的选择栅电极和浮栅电极之间扩散。当侧壁间隔件342过厚时，随后形成的选择栅电极和控制栅电极的上表面的面积可能太小，并且在没有进一步复杂化的情况下可能难以或不可能形成与选择栅和控制栅的接触。在一个实施方案中，侧壁间隔件342底部的厚度在15nm至95nm的范围内。如果层142、152、162和172的叠层尚未从功率晶体管、高压晶体管和低压区104移除，则可以从功率晶体管、高压晶体管和低压区104移除这些层的任何剩余部分。
60.此时可以形成功率晶体管或高压晶体管的栅介电层。阱区可以形成在低压区104内。阱区可以包括低压区104内的n沟道和p沟道晶体管的主体区。可以选择阱区的掺杂剂浓度以实现低压区104内的晶体管的期望阈值电压。从nvm阵列102和低压区104移除隧道介电层132的任何剩余部分。
61.如图4所示，可以在nvm阵列102和低压区104的部分上方形成栅介电层432。栅介电层432可以包含氧化物、氮化物或氮氧化物。选择栅介电层432的厚度以允许nvm单元的快速读取时间并且允许低压区内的晶体管以足够高的频率操作。栅介电层432可以比隧道介电层132薄。在一个实施方案中，栅介电层432的厚度可在2nm至90nm的范围内。如果需要或期望，可以使用其他厚度。
62.栅电极层462形成在工件100的暴露表面上方，包括功率晶体管或高压晶体管的栅介电层和栅介电层432。与控制栅层162相比，栅电极层462可以具有相同或不同的组成成分。在一个实施方案中，初始形成的栅电极层462可以包含未掺杂半导体材料。与控制栅层162相比，栅电极层462可以具有相同或不同的厚度。
63.在栅电极层462上方形成过程停止层472。过程停止层472可以用作抛光停止层或蚀刻停止层。与栅电极层462相比，过程停止层472具有不同的组成成分。与过程停止层172相比，过程停止层472可以具有相同或不同的组成成分。与过程停止层172相比，过程停止层472可以具有相同或不同的厚度。移除过程停止层472在nvm阵列102上方的部分以限定过程停止构件，包括图5中的过程停止构件572，其覆盖功率晶体管、高压晶体管和低压区104。因此，过程停止构件572不覆盖浮栅构件242、控制栅构件262和过程停止构件272。
64.如图6所示，栅电极层462的处于高于过程停止构件272的高度的部分被移除。在一个实施方案中，执行化学机械抛光以移除栅电极层462的这些部分。可以执行抛光以在过程停止构件272和过程停止构件572上停止。在另一个实施方案中，可以执行抗蚀剂蚀刻工艺。可以执行蚀刻直到过程停止构件272和过程停止构件572暴露为止。在移除之后，栅电极层462的保留在nvm阵列102内的叠层之间的部分是选择栅构件，包括选择栅构件666，其随后
将被图案化以在成品器件中形成选择栅电极。栅构件674位于nvm阵列102外部，并且随后将被图案化以形成功率晶体管、高压晶体管和低压区104内的晶体管的栅电极。
65.图7示出了在移除过程停止构件272和过程停止构件572并形成可选的间隔件766之后工件100的横截面视图。间隔件766可以帮助随后形成的与控制栅构件262和选择栅构件666相关联的硅化物构件避免桥接。与侧壁间隔件342类似，间隔件766是通过共形沉积绝缘层和各向异性地蚀刻绝缘层来形成的。沉积时，绝缘层的厚度在10nm至20nm的范围内。
66.控制栅构件262和选择栅构件666以及栅构件674的部分可以是重掺杂的。在一个实施方案中，对应于p沟道晶体管的栅构件674的部分可以掺杂有p型掺杂剂，并且控制栅构件262和选择栅构件666以及栅构件674的剩余部分可以是n型掺杂的。
67.如图8所示，硬掩模层被沉积并图案化以形成在nvm阵列102内的硬掩模构件862和覆盖在nvm阵列102外部的工件100的部分的硬掩模构件864。在一个实施方案中，硬掩模层可以包含氮化物材料。硬掩模构件862对应于nvm阵列102内的叠层和选择栅电极的形状。
68.在图9中，形成图案化的抗蚀剂层并且其包括抗蚀剂构件，这些抗蚀剂构件包括在nvm阵列102内的抗蚀剂构件982和覆盖在nvm阵列102外部的工件100的部分的抗蚀剂构件984。硬掩模构件862和抗蚀剂构件(包括抗蚀剂构件982)的组合保护选择栅构件(包括选择栅构件666)。执行蚀刻序列以移除浮栅构件242、栅间介电层152和控制栅构件262的部分。浮栅电极942和控制栅电极962分别由浮栅构件242和控制栅构件262形成。浮栅电极942和控制栅电极962中的每一者都具有在不同时间形成的相对的一对侧面。更靠近选择栅构件666的侧面在工艺中相对较早地并在选择栅构件666形成之前被限定，而远离选择栅构件666的侧面在工艺中相对较晚地并在选择栅构件666形成之后被限定。在如图9所示的实施方案中，浮栅电极942的侧面与控制栅电极962的侧面相连。在另一实施方案中，浮栅电极942可由另一电荷存储构件代替。
69.可以执行源极/漏极注入以掺杂nvm阵列102的邻近浮栅电极942的部分。抗蚀剂构件982和抗蚀剂构件984被移除。可以执行退火以激活图10中的源极/漏极区1026内的掺杂剂。可以沿着浮栅电极942和控制栅电极962的暴露表面形成薄氧化物层，以在后续工艺期间保护浮栅电极942和控制栅电极962。
70.在图11中，形成图案化的抗蚀剂层并且其包括在nvm阵列102内的抗蚀剂构件1182和覆盖在nvm阵列102外部的工件100的部分的抗蚀剂构件1184。硬掩模构件862和抗蚀剂构件982的组合保护源极/漏极区1026和浮栅电极942、控制栅电极962和选择栅构件(包括选择栅构件666)的部分。执行蚀刻序列以移除选择栅构件(包括选择栅构件666)的部分，以由选择栅构件1166形成。可以执行漏极/源极注入以掺杂nvm阵列102的与选择栅电极1166相邻的部分。抗蚀剂构件1182和抗蚀剂构件1184被移除。
71.如图11所示，硬掩模构件862的长度大于选择栅电极1166的长度和栅叠层的长度，该栅叠层包括浮栅电极942和控制栅电极962。因此，硬掩模构件862可以允许浮栅电极942、控制栅电极962和选择栅电极1166的长度小于用于限定硬掩模构件862的光刻工具的分辨率极限。因此，与常规工艺序列相比，如本文所述的工艺序列允许nvm单元更小。
72.图12包括在nvm阵列102外部形成nvm单元和晶体管结构之后的工件100的横截面视图。可以执行退火以激活由漏极/源极注入的掺杂剂以形成漏极/源极区，包括图12中的漏极/源极区1222。可以沿着栅间介电层152的氮化物膜的暴露表面形成可选的薄氧化物间
隔件。硬掩模构件862和硬掩模构件864(见图11)被移除。当移除硬掩模构件862和硬掩模构件864时，可选的薄氧化物间隔件可以有助于保护栅间介电层152的氮化物膜。可以沿着浮栅电极942、控制栅电极962和选择栅电极1166的侧面形成可选的薄间隔件，以在后续工艺期间保护电极。
73.栅构件674(见图11)被图案化以形成功率晶体管、高压晶体管和低压区104内的晶体管的栅电极。图12包括低压区104内的栅电极1274。可以对功率晶体管或高压晶体管的源极区和漏极区执行掺杂。nvm阵列102和低压区104可以被图案化的抗蚀剂层覆盖，用于对功率晶体管或高压晶体管执行的掺杂操作。功率晶体管或高压晶体管的源极区、漏极区或源极区和漏极区两者可由在掺杂操作期间引入的掺杂剂形成。在对功率晶体管或高压晶体管执行掺杂操作之后，可以移除图案化的抗蚀剂层。可以在工件100的暴露部分上沉积薄氧化物层1232。
74.掺杂操作可用于在低压区104内形成晶体管的掺杂区。参考图12，根据偏压条件，掺杂区1252可以是漏极区或源极区，而掺杂区1256可以是漏极区或源极区中的另一个。功率晶体管、高压晶体管和nvm阵列102可以在低压区104中的晶体管的掺杂操作期间被一个或多个图案化的抗蚀剂层覆盖。氮化物间隔件1276可以沿着浮栅电极942、控制栅电极962和选择栅电极1166的侧面以及沿着功率晶体管、高压晶体管和低压区104内的晶体管结构的栅电极形成。
75.移除薄氧化物层1232的未被氮化物间隔件1276覆盖的部分并且形成硅化物构件。在nvm阵列102内，硅化物构件1262覆盖控制栅电极962，硅化物构件1266覆盖选择栅电极1166，硅化物构件1282覆盖漏极/源极区1222，并且硅化物构件1286覆盖源极/漏极区1026。在一个实施方案中，间隔件766可以有助于使硅化物构件1262和1266保持电短路或在这些硅化物构件之间形成明显的泄漏电流路径。在低压区104中，硅化物构件1292覆盖掺杂区1252，硅化物构件1294覆盖栅电极1274，并且硅化物构件1296覆盖掺杂区1256。可以形成许多其它硅化物构件，并且在图12中未示出。
76.图13包括基本上完成的电子器件的横截面视图。在一个实施方案中，可以在工件100上方形成层间介电(ild)层1300。ild层1300可以包含氧化物、氮化物、氮氧化物或它们的任何组合。ild层1300可沉积至在大约0.5微米至大约2.0微米范围内的厚度。ild层1300的部分被图案化以限定接触开口。可以在接触开口内和ild层1300上方形成导电层，并蚀刻或抛光该导电层以形成导电插塞1382、1386、1392和1396。可以为控制栅电极962和选择栅电极1166、栅电极1274、功率晶体管、高压晶体管以及nvm阵列102和低压区104的其它部分形成其它接触开口和导电插塞。虽然未示出，但可以在工件100上方形成一个或多个互连层面和钝化层。每个互连层面可以包括层间介电层和互连件。可以在最上面的互连层面上方形成钝化层并将其图案化以暴露接合焊盘。如果特定应用需要或期望，可在钝化层上方形成聚酰亚胺或其它保护层。
77.nvm阵列102内的nvm单元可以使用热载流子注入来编程并且通过隧穿来擦除。在一个实施方案中，热载流子注入可以是热电子注入，并且隧穿可以是fowler-nordheim隧穿。下面是可用于读取、编程和擦除nvm阵列102内的nvm单元的电压表。
78.表1-读取、编程和擦除电压
79.区或电极读取编程擦除
源极/漏极区10260v3.0v至5.0v3.0v至6.0v控制栅电极9620v至2.0v8.0v至12.0v-8.0v至-12.0v选择栅电极11660.3v至v
dd
0.5v至1.5v0v或浮动漏极/源极区12220.3v至v
dd
0v至1.0v0v或浮动主体区(阱区122)0v0v0v
80.处理编程和擦除期间的一些电压以更好地理解nvm阵列102的一些特征。关于读取，v
dd
是在低压区104中使用的漏极电压，其可以与功率晶体管或高压晶体管的漏极电压相同或不同。
81.在编程期间，电流源可以耦合到漏极/源极区1222，并且漏极/源极区1222可以处于比主体区更高的电压。在一个实施方案中，漏极/源极区1222的电压可以在0.5v到1.0v的范围内。选择栅电极1166上的电压可以控制从源极/漏极区1026流向漏极/源极区1222的电流。选择栅电极1166上的较高电压导致大电流，并且选择栅电极1166上的较低电压导致弱电流。在编程期间，电子从漏极/源极区1222流出，并且在浮栅电极942和选择栅电极1166之间的间隙附近的阱区122内产生热电子，由于施加到控制栅电极962的电压，其中一些电子被注入到浮栅电极942中。
82.在一个实施方案中，在擦除期间，控制栅电极962和源极/漏极区1026之间的电压差大于(1)控制栅电极962和选择栅电极1166之间的电压差和(2)控制栅电极962和主体区之间的电压差。因此，电子从浮栅隧穿到源极/漏极区1026中。在一个实施方案中，没有或少量电子被注入选择栅电极1166和主体中的任一者或两者。因此，与源极/漏极区1026和选择电极1166上的电压相同的实施方案相比，控制栅电极962和选择栅电极1166之间的间距可以更小。此外，在擦除期间对隧道介电层132与主体区接触的部分的损坏显著减少。
83.在另一个实施方案中，在擦除期间，源极/漏极区1026、阱区122和漏极/源极区1222处于0v，并且控制栅电极的电压处于-15v到-20v的范围内。在此实施方案中，大量电子被注入源极/漏极区1026和阱区122中。当侧壁间隔件342的厚度至少为25nm时，没有或少量电子被注入漏极/源极区1222和选择栅电极1166中的任一者或两者。该实施方案可以在源极/漏极区1026的设计中允许更大的灵活性，并且允许进一步减少位单元的尺寸。
84.在另一个实施方案中，浮栅电极942由氮化硅构件或间隔开的离散导电构件代替，两者均已局部带电。当擦除氮化硅构件或间隔开的离散导电构件(从其去除电荷)时，可以使用不同的偏压。例如，源极/漏极区1026、漏极/源极区1222和主体(阱区122)可以处于0v，并且控制栅电极可以处于-15v至-20v。选择栅电极1166可以处于0v或电浮动。
85.许多其他实施方案可以与本文描述的概念一起使用。nvm单元的导电类型可以反转。此外，浮栅电极或其他电荷存储构件可以用空穴而不是电子来编程和擦除。低压区104可以包括n沟道绝缘栅场效应晶体管(igfet)、p沟道igfet、npn双极晶体管、pnp双极晶体管或它们的任何组合。
86.如先前所描述，功率晶体管是ldmos晶体管。us 10153213描述了一种功率晶体管，并通过引用将其全部并入本文。在另一个实施方案中，功率晶体管可以是垂直igfet或igbt。垂直igfet或igbt的栅电极可以在沟槽内。对于垂直igfet或igbt，可能不需要用于形成漂移区和漏极区以及使用抗蚀剂构件对栅电极进行图案化的处理。此外，可以使用一个以上功率晶体管。例如，能量转换器，例如降压转换器或电压调节器，可以包括一个以上功
率晶体管。
87.具有诸如先前描述的那些nvm单元的nvm阵列可以与高压晶体管一起使用。us 2016/0126237中描述了示例性高压晶体管，其关于高压晶体管的公开内容通过引用并入本文。一个或多个高压晶体管可用于编程或擦除nvm单元。在一个实施方案中，当功率晶体管处于导通状态时，用于对nvm单元进行编程或擦除的高压晶体管的电流小于功率晶体管的电流。在另一个实施方案中，高压晶体管也可以是功率晶体管。能量转换器可以包括高侧晶体管和低侧晶体管，其中高侧晶体管和低侧晶体管中的每一者都是高压功率晶体管。
88.因此，在阅读本说明书之后，本领域技术人员将理解，功率晶体管和低压晶体管的许多组合可以与nvm阵列的nvm单元结合使用。
89.如本文所述的实施方案非常适合于包括功率晶体管、高压晶体管和低压晶体管的电子器件的工艺流程。如本文所述的nvm单元不具有单独的专用擦除电极。因此，nvm单元可以保持合理的小单元尺寸。可以使用氮化物硬掩模对包括浮栅电极和控制栅电极的栅叠层进行图案化，这有助于减少浮栅到选择栅的不对准和nvm单元内栅电极的栅长度。栅叠层与选择栅电极之间的薄间隔件可以进一步有助于减小nvm单元尺寸。可以使用cmp或抗蚀剂回蚀工艺形成选择栅构件和导电构件(用于nvm阵列外部的栅电极)。在一个实施方案中，可以对选择栅构件进行图案化以形成具有特征间隔件(半抛物线)形状的选择栅电极。与用于选择栅电极的间隔件形状相比，可以使用如先前描述的工艺沿着选择栅电极的上表面形成硅化物构件，同时降低桥接至基底内相邻掺杂区(例如，漏极/源极区)上方硅化物构件的可能性。控制栅电极和选择栅电极的顶部附近的可选间隔件可以有助于降低控制栅电极和选择栅电极上方硅化物构件之间桥接的可能性。
90.在一个实施方案中，如本文所述的工艺流程允许在形成低压晶体管的栅介电层时的相同操作期间形成nvm单元的选择栅电极下方的栅介电层。因此，与在选择栅电极下方使用相对较厚的隧道介电层相比，nvm单元可以具有更快的读取时间，例如小于10ns。可以通过浮栅电极与源极/漏极区之间的隧穿电荷来执行擦除。基本上没有或更少的电荷穿过隧道电介质和栅介电层的部分进入漏极/源极和源极/漏极区之间的主体。与在浮栅电极和主体区之间发生显著隧道效应的其他nvm单元相比，这样的擦除方案可以允许介电层的较少退化并且允许nvm单元承受更多的编程/擦除周期。
91.许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
92.实施方案1.形成电子器件的方法可以包括在基底上方形成第一栅构件；在第一栅构件上方形成第一过程停止构件；在该第一栅构件、该第一过程停止构件以及该基底的未被该第一栅构件和该第一过程停止构件覆盖的部分上方形成栅电极层；在该栅电极层上方形成第二过程停止构件，其中该第二过程停止构件不覆盖该第一栅构件和第一过程停止构件；以及移除该栅电极层的一部分以暴露该第一过程停止构件以形成不接触该第一栅构件的第二导电构件。
93.实施方案2.根据实施方案1所述的方法，还包括使第二导电构件图案化以形成低压晶体管的栅电极。
94.实施方案3.根据实施方案1所述的方法，还包括：
95.形成电荷存储构件；
96.使该第一栅构件图案化以限定控制栅电极；以及
97.使第二栅构件图案化以限定选择栅电极。
98.实施方案4.根据实施方案3所述的方法，还包括沿着该第一栅构件的侧面形成侧壁间隔件，其中在形成该栅电极层之前形成该侧壁间隔件。
99.实施方案5.根据实施方案3所述的方法，还包括移除该第一过程停止构件并且在该控制栅构件上方并邻近该选择栅构件的侧面形成侧壁间隔件。
100.实施方案6.根据实施方案5所述的方法，还包括在该控制栅电极上方形成第一硅化物构件，并且在该选择栅电极上方形成第二硅化物构件，其中该侧壁间隔件降低该第一硅化物构件与该第二硅化物构件之间桥接的可能性。
101.实施方案7.根据实施方案3所述的方法，还包括使该第二栅构件图案化以限定在非易失性存储器阵列外部的晶体管的栅电极。
102.实施方案8.根据实施方案7所述的方法，还包括在形成该栅电极层之前在该基底的暴露部分上方形成栅介电层。
103.实施方案9.根据实施方案3所述的方法，还包括在形成该电荷存储构件之前形成隧道介电层。
104.实施方案10.根据实施方案3所述的方法，还包括形成浮栅层；在该浮栅层上方形成氧化物-氮化物-氧化物层；形成控制栅层；使该浮栅层和该控制栅层图案化以限定该浮栅电极的侧面和该控制栅电极的侧面，其中在使该浮栅层和该控制栅层图案化时，会暴露该氧化物-氮化物-氧化物层的一部分；形成与该氧化物-氮化物-氧化物层的该部分相邻的氧化物间隔件；以及在形成氧化物间隔件之后移除该第一过程停止构件。
105.实施方案11.根据实施方案3所述的方法，还包括形成电荷存储层；形成控制栅层；使该电荷存储层和该控制栅层图案化以限定电荷存储构件和控制栅构件，其中该电荷存储构件包括该电荷存储构件的第一侧面，并且该控制栅构件包括控制栅构件的第一侧面；使该电荷存储构件和该控制栅构件图案化以限定该电荷存储构件的第二侧和该控制栅电极的第二侧。可以在形成该栅电极层之前执行图案化以限定该第一侧，并且可以在形成该栅电极层之后执行图案化以限定该第二侧。
106.实施方案12.一种电子器件，该电子器件可以包括非易失性存储单元。该非易失性存储单元可以包括：漏极/源极区；源极/漏极区；电荷存储构件，该电荷存储构件比该漏极/源极区更靠近该源极/漏极区；控制栅电极，该控制栅电极覆盖该电荷存储构件；第一硅化物构件，该第一硅化物构件覆盖该控制栅电极；选择栅电极，该选择栅电极比该源极/漏极区更靠近该漏极/源极区；第二硅化物构件，该第二硅化物构件覆盖该选择栅电极；以及间隔件，该间隔件设置在该第一硅化物构件与该第二硅化物构件之间。
107.实施方案13.根据实施方案12所述的电子器件，其中该非易失性存储单元不具有专用的、单独的擦除电极。
108.实施方案14.根据实施方案12所述的电子器件，其中该非易失性存储单元还包括隧道介电层，该隧道介电层位于该电荷存储构件下方；以及第一栅介电层，该第一栅介电层位于该选择栅电极下方，其中该第一栅介电层比该隧道介电层薄。该电子器件还包括晶体管，该晶体管包括比该第一栅介电层厚的第二栅介电层，其中该晶体管是功率晶体管或高
压晶体管。
109.实施方案15.根据实施方案12所述的电子器件，还包括晶体管，该晶体管包括栅电极，其中该晶体管在非易失性存储器阵列之外，并且该选择栅电极的高度大于该晶体管的该栅电极的厚度。
110.实施方案16.根据实施方案12所述的电子器件，还包括设置在漏极/源极区与源极/漏极区之间的主体区。
111.实施方案17.一种形成电子器件的方法，该方法可以包括在基底上方形成第一栅构件，其中该第一栅构件具有近侧；形成具有与该第一栅构件的该近侧相邻的近侧的第二栅构件；在该第一栅构件和该第二栅构件的部分上方形成掩模构件，其中该掩模构件覆盖该第一栅构件和该第二栅构件的近侧；移除该第一栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第一栅电极；以及移除该第二栅构件的未被该掩模构件覆盖的暴露部分以形成具有与该近侧相对的远侧的第二栅电极。
112.实施方案18.根据实施方案17所述的方法，还包括在形成该第一栅构件之后和形成该第二栅构件之前形成绝缘侧壁间隔件。
113.实施方案19.根据实施方案17所述的方法，还包括在形成该第一栅构件之前形成具有近侧的电荷存储构件；以及移除该电荷存储构件的未被该掩模构件覆盖的部分，其中在移除该部分之后，该电荷存储构件的剩余部分具有与该近侧相对的远侧。在成品器件中，电荷存储构件、第一栅电极和第二栅电极的近侧彼此相邻，并且电荷存储构件和第一栅电极的远侧彼此相邻，以及
114.该第一栅电极是控制栅电极，并且该第二栅电极是选择栅电极。
115.实施方案20.根据实施方案19所述的方法，其中移除该第一栅构件的该暴露部分并移除该电荷存储构件的该部分在相同的蚀刻序列期间执行，并且移除该第二栅构件的该暴露部分在不同蚀刻序列期间执行。
116.应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
117.上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。
118.本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备以及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。