混合衬底的形成方法与流程

1.本发明涉及一种半导体集成电路制造方法，特别涉及一种混合(hybrid)衬底的形成方法。


背景技术：

2.对于绝缘体上硅(semiconductor on insulator,soi)工艺，需要去除部分区域的box和soi层，以形成硅衬底区域，用来对阱区施加电压，以及形成二极管等结构。混合衬底即为同时包括soi衬底和半导体衬底的结构。如图1a至图1c所示，是现有混合衬底的形成方法的各步骤中的器件结构示意图；现有混合衬底的形成方法，包括如下步骤：
3.步骤一、如图1a所示，提供一soi衬底，所述soi衬底包括半导体主体层101，介质埋层102和半导体顶层103，所述介质埋层102形成于所述半导体主体层101表面，所述半导体顶层103形成于所述介质埋层102表面；在所述半导体顶层103表面形成硬质掩膜层104。
4.通常，所述半导体主体层101的材料包括硅或锗。
5.所述介质埋层102的材料包括氧化硅，高介电常数材料。当所述介质埋层102采用氧化硅时，通常也采用box表示。
6.所述半导体顶层103的材料包括硅或锗。所述半导体顶层103通常也直接称为soi层。
7.所述硬质掩膜层104由第二氧化硅层104a和第三氮化硅层104b叠加而成。
8.步骤二、如图1b所示，定义出半导体衬底的形成区域,图1b中，所述半导体衬底的形成区域用大括号106标出，最后保留的所述soi衬底的形成区域用大括号105标出。
9.对所述硬质掩膜层104、所述半导体顶层103、所述介质埋层102和所述半导体主体层101依次进行刻蚀形成沟槽107，所述沟槽107的底部表面低于或等于所述沟槽107外的所述半导体主体层101的顶部表面，所述沟槽107的侧面将所述沟槽107深度范围内的所述硬质掩膜层104、所述半导体顶层103、所述介质埋层102和所述半导体主体层101侧面暴露。
10.步骤三、如图1c所示，进行外延生长在所述沟槽107中形成和所述半导体主体层101相接触的半导体外延层108，所述半导体外延层108的顶部表面和所述半导体顶层103的顶部表面平齐；由所述半导体主体层101和所述半导体外延层108叠加形成所述半导体衬底，所述半导体衬底外保持为所述soi衬底。
11.如图1c所示可知，由于外延生长工艺仅会在单晶结构的半导体材料表面生长，在介质层表面不会生长，所述半导体外延层108主要是从所述沟槽107底部表面暴露的所述半导体主体层101的表面往上生长；但是由于在所述沟槽107的侧面也由半导体材料暴露，特别使位于所述沟槽107顶部的所述半导体顶层103会从所述沟槽107的侧面暴露，所以，在暴露的所述半导体层103的侧面处也会生长外延层，侧面生长的外延层和底部的所述半导体主体层101表面生长的外延层相叠加会在所述沟槽107的顶角形成如虚线圈109所示的鼓包缺陷。在对衬底表面平坦性要求较高的应用中如后栅(gate last)工艺中，所述鼓包缺陷的存在会使得后续的刻蚀或cmp工艺产生不利影响。
12.另外，鼓包缺陷也容易在去除所述硬质掩膜层104时产生剥离，从而形成剥离缺陷，这也会影响产品良率。


技术实现要素：

13.本发明所要解决的技术问题是提供一种混合衬底的形成方法，能避免soi衬底和半导体衬底的边界处形成鼓包。
14.为解决上述技术问题，本发明提供的混合衬底的形成方法，包括如下步骤：
15.步骤一、提供一soi衬底，所述soi衬底包括半导体主体层，介质埋层和半导体顶层，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；在所述半导体顶层表面形成硬质掩膜层。
16.步骤二、定义出半导体衬底的形成区域，对所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层依次进行刻蚀形成沟槽，所述沟槽的底部表面低于或等于所述沟槽外的所述半导体主体层的顶部表面，所述沟槽的侧面将所述沟槽深度范围内的所述硬质掩膜层、所述半导体顶层、所述介质埋层和所述半导体主体层侧面暴露。
17.步骤三、进行快速热氧化(rto)工艺，所述rto工艺使所述沟槽的底部表面和侧面暴露的所述半导体主体层以及所述沟槽的侧面暴露的所述半导体顶层氧化并形成第一氧化层。
18.步骤四、以所述硬质掩膜层为掩膜对所述第一氧化层进行各向异性干法刻蚀，所述各向异性干法刻蚀将所述沟槽的底部表面的所述第一氧化层全部去除以及在所述沟槽的侧面自对准形成由保留的所述第一氧化层组成的侧墙，所述侧墙的侧面和所述硬质掩膜层的侧面对齐。
19.步骤五、进行外延生长在所述沟槽中形成和所述半导体主体层相接触的半导体外延层，所述半导体外延层的顶部表面和所述半导体顶层的顶部表面平齐；由所述半导体主体层和所述半导体外延层叠加形成所述半导体衬底，所述半导体衬底外保持为所述soi衬底。
20.进一步的改进是，所述半导体主体层的材料包括硅或锗。
21.进一步的改进是，所述介质埋层的材料包括氧化硅，高介电常数材料。
22.进一步的改进是，所述半导体顶层的材料包括硅或锗。
23.进一步的改进是，所述半导体外延层的材料包括硅或锗。
24.进一步的改进是，所述硬质掩膜层由第二氧化硅层和第三氮化硅层叠加而成。
25.进一步的改进是，步骤二中，采用光刻形成的光刻胶图形定义出所述半导体衬底的形成区域；在所述沟槽的刻蚀工艺完成后，还包括去除所述光刻胶图形的步骤。
26.进一步的改进是，所述沟槽的刻蚀工艺采用干法刻蚀。
27.进一步的改进是，所述第二氧化硅层的厚度为3nm～10nm。
28.进一步的改进是，所述第三氮化硅层的厚度为10nm～30nm。
29.进一步的改进是，步骤三中，形成的所述第一氧化层的厚度为6nm～12nm。
30.进一步的改进是，步骤四中，所述侧墙的厚度为3nm以上。
31.进一步的改进是，步骤四的所述各向异性干法刻蚀完成后，还包括进行湿法清洗以去除刻蚀副产物。
32.进一步的改进是，步骤一中提供的所述soi衬底为fdsoi衬底，所述半导体顶层的厚度达12nm以下。
33.进一步的改进是，步骤五之后，还包括去除所述硬质掩膜层的步骤。
34.进一步的改进是，去除所述硬质掩膜层之后，还包括：
35.采用后栅工艺在所述soi衬底上形成cmos器件，在所述半导体衬底上形成无源器件或所述cmos器件的掺杂区引出结构。
36.本发明在对soi衬底的半导体衬底的形成区域进行刻蚀形成沟槽之后，增加了一步形成第一氧化层的rto工艺以及一步对第一氧化层进行刻蚀形成侧墙的各向异性干法刻蚀工艺，由于侧墙能将沟槽侧面暴露的半导体材料包括半导体主体层和半导体顶层的材料保护，这样使得后续在沟槽中的外延生长工艺为从低底部往顶部生长，消除了从沟槽的侧面生长时带来的鼓包缺陷，所以本发明能避免soi衬底和半导体衬底的边界处形成鼓包。
37.本发明通过消除soi衬底和半导体衬底的边界处的鼓包，还能使有soi衬底和半导体衬底组成的混合衬底的表面平坦，使得能实现在混合衬底上采用后栅工艺，使得本发明能适用于后栅工艺。
38.本发明通过消除soi衬底和半导体衬底的边界处的鼓包，还能避免去除定义沟槽的硬质掩膜层时产生剥离缺陷，从而能提高产品良率。
附图说明
39.下面结合附图和具体实施方式对本发明作进一步详细的说明：
40.图1a-图1c是现有混合衬底的形成方法的各步骤中的器件结构示意图；
41.图2是本发明实施例混合衬底的形成方法的流程图；
42.图3a-图3e是本发明实施例混合衬底的形成方法的各步骤中的器件结构示意图。
具体实施方式
43.如图2所示，是本发明实施例混合衬底的形成方法的流程图；如图3a至图3e所示，是本发明实施例混合衬底的形成方法的各步骤中的器件结构示意图；本发明实施例混合衬底的形成方法，包括如下步骤：
44.步骤一、如图3a所示，提供一soi衬底，所述soi衬底包括半导体主体层201，介质埋层202和半导体顶层203，所述介质埋层202形成于所述半导体主体层201表面，所述半导体顶层203形成于所述介质埋层202表面；在所述半导体顶层203表面形成硬质掩膜层204。
45.本发明实施例中，所述半导体主体层201的材料包括硅或锗。
46.所述介质埋层202的材料包括氧化硅，高介电常数材料。当所述介质埋层202采用氧化硅时，通常也采用box表示。
47.所述半导体顶层203的材料包括硅或锗。所述半导体顶层203通常也直接称为soi层。
48.所述硬质掩膜层204由第二氧化硅层204a和第三氮化硅层204b叠加而成。
49.在一些实施例中，所述第二氧化硅层204a的厚度为3nm～10nm。
50.所述第三氮化硅层204b的厚度为10nm～30nm。
51.在一些实施例中，所述soi衬底为fdsoi衬底即全耗尽型soi衬底，此时，所述半导
体顶层203的厚度达12nm以下。
52.步骤二、如图3b所示，定义出半导体衬底的形成区域,图3b中，所述半导体衬底的形成区域用大括号206标出，最后保留的所述soi衬底的形成区域用大括号205标出。
53.对所述硬质掩膜层204、所述半导体顶层203、所述介质埋层202和所述半导体主体层201依次进行刻蚀形成沟槽207，所述沟槽207的底部表面低于或等于所述沟槽207外的所述半导体主体层201的顶部表面，所述沟槽207的侧面将所述沟槽207深度范围内的所述硬质掩膜层204、所述半导体顶层203、所述介质埋层202和所述半导体主体层201侧面暴露。
54.本发明实施例中，采用光刻形成的光刻胶图形定义出所述半导体衬底的形成区域；在所述沟槽207的刻蚀工艺完成后，还包括去除所述光刻胶图形的步骤。
55.所述沟槽207的刻蚀工艺采用干法刻蚀。
56.步骤三、如图3c所示，进行rto工艺，所述rto工艺使所述沟槽207的底部表面和侧面暴露的所述半导体主体层201以及所述沟槽207的侧面暴露的所述半导体顶层203氧化并形成第一氧化层208a。
57.由于所述第一氧化层208a是对半导体材料进行氧化形成的，故对应的所述半导体主体层201表面和所述半导体顶层203的表面会有一定的损耗，在所述沟槽207的侧面，所述第一氧化层208a会延伸到所述硬质掩膜层204的侧面内侧。
58.在一些实施例中，形成的所述第一氧化层208a的厚度为6nm～12nm。
59.步骤四、如图3d所示，以所述硬质掩膜层204为掩膜对所述第一氧化层208a进行各向异性干法刻蚀，所述各向异性干法刻蚀将所述沟槽207的底部表面的所述第一氧化层208a全部去除以及在所述沟槽207的侧面自对准形成由保留的所述第一氧化层208a组成的侧墙208，所述侧墙208的侧面和所述硬质掩膜层204的侧面对齐。图3d中，所述侧墙208直接和所述介质埋层202以及第二氧化硅层204a形成一个整体的结构。
60.本发明实施例中，步骤四的所述各向异性干法刻蚀完成后，还包括进行湿法清洗以去除刻蚀副产物。
61.在一些实施例中，所述侧墙208的厚度为3nm以上。
62.步骤五、如图3e所示，进行外延生长在所述沟槽207中形成和所述半导体主体层201相接触的半导体外延层209，所述半导体外延层209的顶部表面和所述半导体顶层203的顶部表面平齐；由所述半导体主体层201和所述半导体外延层209叠加形成所述半导体衬底，所述半导体衬底外保持为所述soi衬底。
63.本发明实施例中，所述半导体外延层209的材料包括硅或锗。
64.由图3e所示可知，由于所述沟槽207的侧面的半导体材料层被所述侧墙208包覆，而外延生长工艺仅会从单晶表面生长，故在介质层表面不会生长，所以，所述半导体外延层209仅会从所述半导体主体层209所暴露的表面从下往上生长，故不会发生由于外延侧向生长所产生的鼓包缺陷。
65.步骤五之后，还包括去除所述硬质掩膜层204的步骤。同样，本发明实施例中，由不会产生外延层鼓包，故所述硬质掩膜层204能轻易去除而不会将外延层掀起形成剥离缺陷。
66.去除所述硬质掩膜层204之后，还包括：
67.采用后栅工艺在所述soi衬底上形成cmos器件，在所述半导体衬底上形成无源器件或所述cmos器件的掺杂区引出结构。
68.由于，本发明实施例中实现soi衬底的形成区域205和所述半导体衬底的形成区域206的表面平坦化，故非常适用于后栅工艺。所述后栅工艺包括形成伪栅极结构的工艺，在形成源漏区、第零层层间膜之后，会将伪栅极结构去除，之后再在伪栅极结构去除区域中形成金属栅。金属栅对应的栅介质层通常采用高介电常数层，由包含高介电常数层的栅介质层和金属栅叠加形成的栅极结构为高介电常数金属栅(hkmg)。
69.本发明实施例在对soi衬底的半导体衬底的形成区域进行刻蚀形成沟槽207之后，增加了一步形成第一氧化层208a的rto工艺以及一步对第一氧化层208a进行刻蚀形成侧墙208的各向异性干法刻蚀工艺，由于侧墙208能将沟槽207侧面暴露的半导体材料包括半导体主体层201和半导体顶层203的材料保护，这样使得后续在沟槽207中的外延生长工艺为从低底部往顶部生长，消除了从沟槽207的侧面生长时带来的鼓包缺陷，所以本发明实施例能避免soi衬底和半导体衬底的边界处形成鼓包。
70.本发明实施例通过消除soi衬底和半导体衬底的边界处的鼓包，还能使有soi衬底和半导体衬底组成的混合衬底的表面平坦，使得能实现在混合衬底上采用后栅工艺，使得本发明实施例能适用于后栅工艺。
71.本发明实施例通过消除soi衬底和半导体衬底的边界处的鼓包，还能避免去除定义沟槽207的硬质掩膜层204时产生剥离缺陷，从而能提高产品良率。
72.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。