一种分栅快闪存储单元及其制备方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种分栅快闪存储单元及其制备方法。


背景技术：

2.快闪存储器具有存储密度高、可靠性好及便于携带等优点，因此快闪存储器从问世以来广泛应用于手机、笔记本和u盘等移动和通讯设备中。快闪存储器一般包括两种结构：栅极叠层(stack gate)和分栅(split gate)结构，目前应用较广泛的为分栅结构，随着半导体器件尺寸的不断减小，现存的分栅快闪存储器普遍存在面积较大及源线阻值过大的问题。


技术实现要素：

3.本发明的目的在于提供一种分栅快闪存储单元及其制备方法，以解决现有的分栅快闪存储单元的单元面积较大且读取电压较高的问题。
4.为了达到上述目的，本发明提供了一种分栅快闪存储单元，包括：
5.衬底及形成于所述衬底上的源线及两个存储位，两个所述存储位对称设置，所述源线位于两个所述存储位之间；
6.每个所述存储位包括浮栅、栅介质层、擦除栅、字线栅及遂穿氧化层，所述浮栅、栅介质层、擦除栅依次堆叠于所述衬底上，所述栅介质层包括第一介质层和第二介质层，所述擦除栅包括第一部分和第二部分，所述第一介质层覆盖所述浮栅，所述第二介质层覆盖部分所述第一介质层，所述第一部分覆盖所述第二介质层，所述第二部分覆盖所述第一介质层的剩余部分并向上延伸至覆盖所述第二介质层和所述第一部分的侧壁，且所述第二部分位于靠近所述源线的一侧；
7.所述字线栅及所述遂穿氧化层依次堆叠于所述衬底上，且所述字线栅向上延伸至覆盖所述栅介质层及所述第一部分远离所述源线的一侧的侧壁。
8.可选的，每个所述存储位还包括：
9.第一侧墙，至少覆盖所述第二部分、所述第一介质层及所述浮栅靠近所述源线的一侧的侧壁；
10.第二侧墙，位于所述第一部分上；
11.第三侧墙，至少覆盖所述第一部分、所述第一介质层、所述第二介质层及所述浮栅远离所述源线的一侧的侧壁；
12.第四侧墙，至少覆盖所述字线栅及所述遂穿氧化层远离所述源线的一侧的侧壁。
13.可选的，所述第一介质层包括第一氧化层，所述第二介质层包括氮化层和覆盖所述氮化层的第二氧化层。
14.可选的，所述分栅快闪存储单元还包括：
15.源区，位于所述源线底部的所述衬底内，所述源区在水平方向上与每个所述浮栅均具有重叠部分；
16.两个漏区，分别位于每个所述字线栅层底部的所述衬底内，且每个所述遂穿氧化层覆盖相应的所述漏区的部分区域；
17.若干插塞，分别与所述源线、所述字线栅及所述漏区对应电连接，并分别将所述源线、所述字线栅及所述漏区引出。
18.可选的，所述分栅快闪存储单元利用热电子注入方式进行编程操作，利用所述浮栅至所述擦除栅的第二部分之间电子的f-n遂穿效应进行擦除操作，利用沟道反型开启进行读操作。
19.可选的，所述遂穿氧化层的厚度为
20.可选的，所述浮栅在水平方向上的长度为
21.基于同一种发明构思，本发明还提供一种分栅快闪存储单元的制备方法，包括：
22.提供衬底，所述衬底上形成源线及两个存储位，两个所述存储位对称设置，所述源线位于两个所述存储位之间；
23.每个所述存储位包括浮栅、栅介质层、擦除栅、字线栅及遂穿氧化层，所述浮栅、所述栅介质层、所述擦除栅依次堆叠于所述衬底上，所述栅介质层包括第一介质层和第二介质层，所述擦除栅包括第一部分和第二部分，所述第一介质层覆盖所述浮栅，所述第二介质层覆盖部分所述第一介质层，所述第一部分覆盖所述第二介质层，所述第二部分覆盖所述第一介质层的剩余部分并向上延伸至覆盖所述第二介质层和所述第一部分的侧壁，且所述第二部分位于靠近所述源线的一侧；
24.所述字线栅及所述遂穿氧化层依次堆叠于所述衬底上，且所述字线栅向上延伸至覆盖所述栅介质层及所述第一部分远离所述源线的一侧的侧壁。
25.可选的，形成所述存储位的步骤包括：
26.在所述衬底上形成堆叠层，所述堆叠层包括依次堆叠于所述衬底上的浮栅材料层、第一介质材料层、第二介质材料层、第一擦除栅材料层及硬掩膜层；
27.依次刻蚀所述硬掩膜层、所述第一擦除栅材料层及所述第二介质材料层以形成开口；
28.在所述开口两侧的部分侧壁上形成第二擦除栅材料层，所述第二擦除栅材料层构成所述第二部分；
29.沿所述开口继续刻蚀所述第一介质材料层及所述浮栅材料层，以使所述开口向下延伸至露出所述衬底；
30.在所述开口内填充源线材料以形成所述源线；
31.去除所述硬掩膜层后，继续向下依次刻蚀所述第一擦除栅材料层、所述第二介质材料层、所述第一介质材料层及所述浮栅材料层直至露出所述衬底，剩余的所述第一擦除栅材料层、所述第二介质材料层、所述第一介质材料层及所述浮栅材料层分别构成所述第一部分、所述第二介质层、所述第一介质层及所述浮栅。
32.可选的，刻蚀形成所述开口直至露出所述衬底之后，形成所述源线材料层之前，还包括：
33.对所述开口内的所述衬底进行第一离子注入工艺，在所述开口内的所述衬底内形成源区。
34.可选的，依次刻蚀所述硬掩膜层、所述第一擦除栅材料层及所述第二介质材料层以形成所述开口的步骤包括：
35.刻蚀所述硬掩膜层形成所述开口，并在所述开口两侧的侧壁上形成第二侧墙；
36.以所述第二侧墙为掩模，沿所述开口继续刻蚀所述第一擦除栅材料层及第二介质材料层，以使所述开口向下延伸至露出所述第一介质材料层。
37.可选的，沿所述开口继续刻蚀所述第一介质材料层及所述浮栅材料层之后，在所述开口内填充源线材料以形成所述源线之前，形成所述存储位的步骤还包括：
38.在所述开口两侧的部分侧壁上形成第一侧墙，所述第一侧墙至少覆盖所述第二部分、所述第一介质材料层及所述浮栅材料层的侧壁；以及，
39.在形成所述第一部分、所述第二介质层、所述第一介质层及所述浮栅层之后，至少在所述第一部分、所述第二介质层、所述第一介质层及所述浮栅层远离所述源线的一侧的侧壁上形成第三侧墙。
40.可选的，形成所述第一部分、所述第二介质层、所述第一介质层及所述浮栅层之后，形成所述存储位的步骤还包括：
41.在所述衬底上依次形成遂穿氧化材料层及字线材料层；
42.依次刻蚀所述字线材料层及所述遂穿氧化材料层直至露出所述衬底，剩余的所述遂穿氧化材料层及所述字线栅材料层分别构成所述遂穿氧化层及所述字线栅。
43.可选的，形成所述遂穿氧化层及所述字线栅之后，形成所述存储位的步骤还包括：
44.在所述字线栅及所述遂穿氧化层远离所述源线的一侧的侧壁上形成第四侧墙。
45.可选的，形成所述第三侧墙之后，还包括：
46.对所述第三侧墙外侧的所述衬底进行第二离子注入工艺，在所述衬底内形成两个漏区。
47.可选的，形成所述漏区之后还包括：
48.分别在所述源线、所述字线栅及所述漏区上形成插塞，所述插塞分别与所述源线、所述字线栅及所述漏区对应电连接，并分别将所述源线、所述字线栅及所述漏区引出。
49.本发明提供了一种分栅快闪存储单元及其制备方法，包括：衬底及形成于所述衬底上的源线及两个存储位，两个所述存储位对称设置，所述源线位于两个所述存储位之间；每个所述存储位包括浮栅、栅介质层、擦除栅、字线栅及遂穿氧化层，所述浮栅、所述栅介质层、所述擦除栅依次堆叠于所述衬底上，所述栅介质层包括第一介质层和第二介质层，所述擦除栅包括第一部分和第二部分，所述第一介质层覆盖所述浮栅，所述第二介质层覆盖部分所述第一介质层，所述第一部分覆盖所述第二介质层，所述第二部分覆盖所述第一介质层的剩余部分并向上延伸至覆盖所述第二介质层和所述第一部分的侧壁，且所述第二部分位于靠近所述源线的一侧；所述字线栅及所述遂穿氧化层依次堆叠于所述衬底上，且所述字线栅向上延伸至覆盖所述栅介质层及所述第一部分远离所述源线的一侧的侧壁。所述分栅快闪存储单元进行擦除操作时，电子通过所述浮栅转移至所述擦除栅，不需要所述字线栅的参与，因此所述遂穿氧化层不会在擦除操作中受到电子遂穿，进而可以减薄所述遂穿氧化层的厚度，以减小阈值电压，使所述分栅快闪存储单元能在低电压的条件下进行读操作，减小读取误差。此外，将所述擦除栅分为两部分，可以减小所述擦除栅沿水平方向上的长度，有效减小器件的尺寸。
附图说明
50.图1为本发明实施例提供的一种分栅快闪存储单元的制备方法的流程图；
51.图2～19为本发明实施例提供的一种分栅快闪存储单元的制备方法的相应步骤对应的结构示意图；
52.其中，附图说明为：
53.a-存储区；b-逻辑区；
54.100-衬底；101-第三氧化层；102-浮栅材料层；103-第一氧化层(第一介质层)；104-氮化层；105-第二氧化层；106-第一擦除栅材料层；107-第四氧化层；109-第五氧化层；
55.300-硬掩膜层；301-第一部分；302-第二部分；303-浮栅；304-第一介质层；305-第二介质层；306-源线；307-擦除栅；308-字线栅；309-遂穿氧化层；310-逻辑栅；311-自对准金属层；312-插塞；
56.41-开口；
57.50-第一侧墙；51-第二侧墙；52-第三侧墙；53-第四侧墙；54-第五侧墙；
58.60-第一掺杂区；61-源区；62-第二掺杂区；65-漏区；63-逻辑栅源区；64-逻辑栅漏区。
具体实施方式
59.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
60.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
61.图19为本实施例提供的分栅快闪存储单元的结构示意图，如图19所示，本实施例提供一种分栅快闪存储单元，包括：衬底100及形成于所述衬底100上的源线306及两个存储位，两个所述存储位对称设置，所述源线306位于两个所述存储位之间，其中，每个所述存储位包括浮栅303、栅介质层、擦除栅307、字线栅308及遂穿氧化层309。
62.具体的，所述浮栅303、所述栅介质层、所述擦除栅307依次堆叠于所述衬底100上，所述栅介质层包括第一介质层304和第二介质层305，所述第一介质层304包括第一氧化层，所述第二介质层305包括氮化层和覆盖所述氮化层的第二氧化层；所述擦除栅307包括第一部分301和第二部分302，所述第一介质层304覆盖所述浮栅303，所述第二介质层305覆盖部分所述第一介质层304，所述第一部分301覆盖所述第二介质层305，所述第二部分302覆盖所述第一介质层304的剩余部分并向上延伸至覆盖所述第二介质层305和所述第一部分301的侧壁，且所述第二部分302位于靠近所述源线306的一侧；所述字线栅308及所述遂穿氧化层309依次堆叠于所述衬底100上，且所述字线栅308向上延伸至覆盖所述栅介质层及所述第一部分301远离所述源线306的一侧的侧壁。
63.其中，所述浮栅303在水平方向上的长度为所述擦除栅307在水
平方向上的长度小于本实施例中将所述擦除栅307分为沿水平方向延伸的所述第一部分301及沿竖直方向延伸的所述第二部分302，有效减少了所述擦除栅307沿水平方向上的长度，进而减小了分栅快闪存储单元的尺寸。
64.此外，每个所述存储位还包括第一侧墙50、第二侧墙51、第三侧墙52及第四侧墙53。所述第一侧墙51至少覆盖所述第二部分302、所述第一介质层304及所述浮栅303靠近所述源线306的一侧的侧壁，所述第一侧墙50隔离所述源线306与所述擦除栅307及所述浮栅303；所述第二侧墙51位于所述第一部分301上；所述第三侧墙52至少覆盖所述第一部分301、所述第一介质层304、所述第二介质层305及所述浮栅303远离所述源线306的一侧的侧壁，所述第三侧墙52隔离所述字线栅308与所述擦除栅307及所述浮栅303；所述第四侧墙53至少覆盖所述字线栅308及所述遂穿氧化层309远离所述源线306的一侧的侧壁。
65.继续参阅图19，本实施例提供的分栅快闪存储单元还包括第一掺杂区60、源区61、漏区62、自对准金属层311及若干插塞312。所述第一掺杂区60位于所述源线306底部的所述衬底100内，且所述第一掺杂区60在水平方向上与每个所述浮栅303均重叠；所述源区61位于所述第一掺杂区60内，且所述源区61在水平方向上与每个所述浮栅303均具有重叠部分；两个所述漏区62分别位于每个所述字线栅308底部的所述衬底100内，且每个所述遂穿氧化层309覆盖相应的所述漏区62的部分区域；所述自对准金属层311位于所述漏区62对应的所述衬底100、所述源线306及所述字线栅的308表面，若干所述插塞312通过所述自对准金属层311分别与所述源线306、所述字线栅308及所述漏区62对应电连接，并分别将所述源线306、所述字线栅308及所述漏区62引出。
66.由于所述插塞312与所述源线306电连接并将所述源线306引出，在所述衬底100上不需要形成h型act图形将所述源线306与其他结构连接，降低了工艺的复杂程度，且将所述源线306通过所述插塞312引出可以大幅减小所述源线306的阻值。
67.本实施例提供的分栅快闪存储单元利用热电子注入的方式进行编程操作，利用f-n遂穿效应进行擦除操作，利用沟道反型开启进行读操作。需要说明的是，当所述分栅快闪存储单元进行擦除操作时，所述浮栅303与所述擦除栅307之间形成高电位差，利用f-n遂穿效应，所述第一氧化层充当遂穿氧化层，电子通过所述第一氧化层从所述浮栅303被拉至所述擦除栅307，图19中圆圈标记位置为所述分栅快闪存储单元的擦除窗口。
68.由于在本实施例中进行擦除操作时电子不经过所述字线栅308，所述字线栅308与所述衬底100之间的所述遂穿氧化层309不会在擦除操作中受到电子的遂穿，因此所述遂穿氧化层309的厚度可以由原有的减小至有效减小所述分栅快闪存储单元器件尺寸的同时，所述遂穿氧化层309厚度的减薄也使所述分栅快闪存储单元的阈值电压降低，进而实现以低电压进行读操作。同理，由于所述字线栅308在擦除操作中仅对所述浮栅303起控制作用，并不实际参与擦除操作，所述字线栅308的宽度也可以适当减小，以进一步减小所述分栅快闪存储单元的尺寸。
69.此外，如图19所示，所述衬底100具有存储区a及逻辑区b，所述源线306及所述存储位均位于所述存储区a上，所述逻辑区b上形成有逻辑器件，所述逻辑器件包括逻辑栅310及位于所述逻辑栅310两侧衬底100内的逻辑栅源区63和逻辑栅漏区64，且所述逻辑器件可以为高压逻辑器件或低压逻辑器件，本发明对此不做限制。所述逻辑区b也具有若干所述插塞
312，所述插塞312通过所述自对准金属层311分别与所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64电连接，并分别将所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64引出。所述衬底100与所述逻辑栅310之间还具有第五氧化层109，且所述第五氧化层109上具有两个第五侧墙54，所述第五侧墙54分别覆盖所述逻辑栅310的两个侧壁。
70.图1为本实施例提供的一种分栅快闪存储单元的制备方法的流程图，如图1所示，本发明提供了一种分栅快闪存储单元的制备方法，包括：
71.步骤s1：提供衬底，所述衬底上形成源线及两个存储位，两个所述存储位对称设置，所述源线位于两个所述存储位之间；
72.步骤s2：每个所述存储位包括浮栅、栅介质层、擦除栅、字线栅及遂穿氧化层，所述浮栅、所述栅介质层、所述擦除栅依次堆叠于所述衬底上，所述栅介质层包括第一介质层和第二介质层，所述擦除栅包括第一部分和第二部分，所述第一介质层覆盖所述浮栅，所述第二介质层覆盖部分所述第一介质层，所述第一部分覆盖所述第二介质层，所述第二部分覆盖所述第一介质层的剩余部分并向上延伸至覆盖所述第二介质层和所述第一部分的侧壁，且所述第二部分位于靠近所述源线的一侧；
73.步骤s3：所述字线栅及所述遂穿氧化层依次堆叠于所述衬底上，且所述字线栅向上延伸至覆盖所述栅介质层及所述第一部分远离所述源线的一侧的侧壁。
74.图2～19为本实施例提供的一种分栅快闪存储单元的制备方法的相应步骤对应的结构示意图，下面结合附图2～19对本实施例提供的一种分栅快闪存储单元的制备方法进行更详细的描述，其中图示了本发明的优选实施例。
75.如图2所示，提供衬底100，所述衬底具有存储区a及逻辑区b，在所述衬底100上形成堆叠层，所述堆叠层包括依次堆叠于所述衬底100上的第三氧化层101、浮栅材料层102、第一介质材料层、第二介质材料层、第一擦除栅材料层106及硬掩膜层300，其中，所述第一介质材料层包括第一氧化层103，所述第二介质材料层包括氮化层104及第二氧化层105，所述第二氧化层105覆盖所述氮化层104。
76.所述第三氧化层101的厚度为所述浮栅材料层102的厚度为所述第一氧化层103的厚度大于第一擦除栅材料层106的厚度为所述氮化层104的厚度为所述第二氧化层105的厚度大于所述硬掩模层300的材料为氮化硅，且所述硬掩模层300的厚度远大于所述第一擦除栅材料层106的厚度。
77.如图3～6所示，刻蚀所述存储区a上的所述硬掩模层300，形成露出所述第一擦除栅材料层106的开口41，以所述开口41为自对准窗口对所述开口41内的所述第一擦除栅材料层106、所述第二氧化层105、所述氮化层104、所述第一氧化层103、所述浮栅材料层102、所述第三氧化层101及所述衬底100进行第三离子注入工艺，在所述衬底100内形成第一掺杂区60，所述第一掺杂区60的宽度大于或等于所述开口41的宽度。
78.进一步地，在所述开口41两侧的侧壁上形成第二侧墙51，所述第二侧墙51覆盖所述硬掩模层300的侧壁。以所述第二侧墙51为掩模，沿所述开口41继续刻蚀所述第一擦除栅材料层106及所述第二氧化层105，加深所述开口41；然后继续除去所述开口41内的所述氮化层104，直至露出所述第一氧化层103。
79.如图7所示，在所述衬底100上形成第二擦除栅材料层，所述第二擦除栅材料层覆
盖所述开口41的内壁、所述第二侧墙51及所述硬掩膜层300。采用各向异性的刻蚀方式刻蚀所述第二擦除栅材料层，保留所述开口41部分侧壁上的所述第二擦除栅材料层，剩余的所述第二擦除栅材料层构成擦除栅的第二部分302，所述第二部分302与所述第一擦除栅材料层106连接，且所述第二部分302至少覆盖部分所述第二侧墙51。
80.如图8～9所示，沿所述开口41继续刻蚀除去所述开口41内的所述第一氧化层103、所述浮栅材料层102和所述第三氧化层101，加深所述开口41直至露出所述衬底100。进一步地，以所述开口41为自对准窗口，对所述开口41内的所述第一掺杂区60进行第一离子注入工艺，在所述第一掺杂区60内形成一重掺杂区，以构成源区61，所述源区61在水平方向上与所述浮栅材料层102有部分重叠。
81.如图10所示，在所述衬底100上形成ono层，所述ono层覆盖所述硬掩模层300、所述第二侧墙51及所述开口41的内壁。其中，所述ono层为氧化硅/氮化硅/氧化硅的叠层，所述ono层中的氧化层的厚度为所述ono层中的氮化硅的厚度为然后采用各向异性的方式刻蚀所述ono层，剩余的所述ono层构成第一侧墙50，所述第一侧墙50至少覆盖所述第二部分302、所述第一氧化层103及所述浮栅材料层102的侧壁。
82.如图11所示，在所述衬底100上形成源线材料层，所述源线材料层充满所述开口41并延伸覆盖所述硬掩模层300，对所述源线材料层进行化学机械研磨工艺，除去所述硬掩模层300上的所述源线材料层，剩余的所述源线材料层构成源线306，所述源线306填充部分所述开口41，且所述源线306的高度高于所述第二部分302的高度。
83.如图12所示，在所述源线306上形成第四氧化层107，所述第四氧化层107可以通过热氧工艺或化学气相沉积工艺形成，且所述第四氧化层107的厚度较薄。所述第四氧化层107可以在后续工艺中保护所述源线306。
84.如图13～14所示，除去所述存储区a上的所述硬掩模层300，并继续向下依次刻蚀所述第一擦除栅材料层106、所述第二介质材料层、所述第一介质材料层、所述浮栅材料层102及所述第三氧化层101直至露出所述衬底100，剩余的所述第一擦除栅材料层106、所述第二介质材料层、所述第一介质材料层及所述浮栅材料层102分别构成所述第一部分301、所述第二介质层305、所述第一介质层304及所述浮栅层303，所述第一介质层304及所述第二介质层305构成栅介质层。
85.然后对所述浮栅303及所述擦除栅307两侧的所述衬底100进行第四离子注入工艺，在所述衬底100内形成两个第二掺杂区62。
86.另外，除去所述存储区a上的所述堆叠层的同时，除去所述逻辑区b上的所述堆叠层。
87.如图15所示，在所述浮栅303与所述擦除栅307外侧形成第三侧墙52，所述第三侧墙52至少覆盖所述第一部分301、所述第一介质层304、所述第二介质层305及所述浮栅303远离所述源线层306的一侧的侧壁。
88.如图16所示，在所述存储区a的所述衬底100上依次形成遂穿氧化材料层及字线材料层，所述字线材料层覆盖所述遂穿氧化材料层，所述遂穿氧化材料层的厚度为依次刻蚀除去部分所述遂穿氧化材料层及所述字线材料层直至露出所述衬底100，剩余的所述遂穿氧化材料层及所述字线栅材料层分别构成所述遂穿氧化层309及所述
字线栅308，且所述字线栅308向上延伸至覆盖所述栅介质层及所述第一部分301远离所述源线306的一侧的侧壁。
89.如图17所示，在所述逻辑区b的所述衬底100上依次形成第五氧化层109及逻辑栅材料层；然后刻蚀除去部分所述逻辑栅材料层及所述第五氧化层109直至露出所述衬底100，剩余的所述逻辑栅材料层构成逻辑栅312。
90.如图18所示，在所述逻辑栅310的两侧形成第五侧墙54，在每个所述字线栅308远离所述源线306的一侧形成第四侧墙53，所述第四侧墙53至少覆盖所述字线栅308及所述遂穿氧化层309远离所述源线306的一侧的侧壁。然后对所述第三侧墙54外的所述衬底100进行第二离子注入工艺，分别在所述第二掺杂区62内形成两个漏区65；对所述逻辑栅312两侧的所述衬底100进行第四离子注入工艺，以在所述逻辑栅312的两侧的所述衬底100内分别形成逻辑栅源区63及逻辑栅漏区64。
91.其中，所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64构成逻辑器件，所述逻辑器件可以为高压逻辑器件或低压逻辑器件，同理可根据实际情况调整所述第五氧化层109的厚度。
92.此外，形成所述第四侧墙53及所述第五侧墙54之后，除去所述第四氧化层107，使所述源线306的顶面露出。
93.如图19所述，分别在两个所述漏区61、两个所述字线栅308、所述源线306、所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64上形成自对准金属层311及插塞312，所述插塞312通过所述自对准金属层311分别与所述源线306、所述字线栅308、所述漏区62、所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64电连接，并且所述插塞312分别将所述源线306、所述字线栅308、所述漏区62、所述逻辑栅310、所述逻辑栅源区63及所述逻辑栅漏区64引出。
94.本实施例提供的分栅快闪存储单元的制作工程中多处使用自对准工艺，减小了工艺的复杂性，节约成本，同时增加工艺的对准精度，得到更好的器件性能。
95.综上，本发明提供一种分栅快闪存储单元及其制备方法，包括：衬底100及形成于所述衬底100上的源线306及两个存储位，两个所述存储位对称设置，所述源线306位于两个所述存储位之间；每个所述存储位包括浮栅303、栅介质层、擦除栅307、字线栅308及遂穿氧化层309，所述浮栅303、所述栅介质层、所述擦除栅307依次堆叠于所述衬底100上，所述栅介质层包括第一介质层304和第二介质层305，所述擦除栅307包括第一部分301和第二部分302，所述第一介质层304覆盖所述浮栅303，所述第二介质层305覆盖部分所述第一介质层304，所述第一部分301覆盖所述第二介质层305，所述第二部分302覆盖所述第一介质层304的剩余部分并向上延伸至覆盖所述第二介质层305和所述第一部分301的侧壁，且所述第二部分302位于靠近所述源线306的一侧；所述字线栅308及所述遂穿氧化层309依次堆叠于所述衬底100上，且所述字线栅308向上延伸至覆盖所述栅介质层及所述第一部分301远离所述源线306的一侧的侧壁。所述分栅快闪存储单元进行擦除操作时，电子通过所述浮栅303转移至所述擦除栅307，不需要所述字线栅308的参与，因此所述遂穿氧化层309不会在擦除操作中受到电子遂穿，进而可以减薄所述遂穿氧化层309的厚度，以减小阈值电压，使所述分栅快闪存储单元能在低电压的条件下进行读操作，减小读取误差。此外，将所述擦除栅307分为沿水平方向延伸的第一部分301及沿竖直方向上延伸的第二部分302，减小所述擦
除栅307沿水平方向上的长度，以减小所述分栅快闪存储单元的尺寸。
96.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。