三维存储器、制备方法及存储系统与流程

1.本技术涉及半导体器件领域，更具体地，涉及三维存储器、三维存储器的制备方法以及存储系统。


背景技术：

2.三维存储器包括由栅极层和介质层交替堆叠形成的堆叠结构，其中位于堆叠结构中台阶区的字线接触可实现栅极层与外部电路的电连接。
3.在常规的三维存储器制备方法中，为了实现字线接触与栅极层的有效电连接，通常在栅极层的端部设置沿堆叠方向突出的增厚部，以使栅极层的端部在与字线接触连接的过程中，不会因为栅极层的厚度过薄而造成击穿。
4.然而，随着三维存储器集成度的提高以及堆叠层数的增加，字线接触的接触孔的深度日益加深，因而在形成接触孔的过程中极易造成栅极层击穿。此外，过大的增厚部还影响了同在台阶区形成的虚拟沟道结构的形工艺窗口。另外，在上述过刻蚀的接触孔中填充用于形成字线接触的导电材料之后，会导致不同栅极层之间短接(即，不同层之间的字线桥接)，从而引发三维存储器的失效。
5.因此，如何在不影响三维存储器结构性能的前提下，实现字线接触与栅极层的有效电连接是目前亟待解决的问题。


技术实现要素：

6.为了解决或部分解决相关技术中存在的上述问题中，本技术的一方面提供了一种三维存储器的制备方法，所述方法可包括：形成包括多个堆叠层的叠层结构，其中每个所述堆叠层包括栅极牺牲层，将所述叠层结构划分为在第一方向排列的存储阵列区和台阶区，其中所述台阶区包括在第二方向错开设置的第一区域和第二区域，所述第一方向、所述第二方向和堆叠方向彼此垂直；去除所述第二区域中最上方的堆叠层的一部分，并在所述第二区域形成第二台阶结构，在所述第一区域形成在所述堆叠方向突出于所述第二台阶结构的第一台阶结构；形成贯穿所述叠层结构、并与所述第一区域错开设置的栅线间隙，经由所述栅线间隙去除所述栅极牺牲层以形成牺牲间隙，并在所述牺牲间隙内填充导电材料以形成栅极层；以及在所述第一区域形成与所述栅极层连接的字线接触。
7.在一个实施方式中，所述栅极牺牲层包括位于所述第一区域中的第一局部和位于所述第二区域中的第二局部，经由所述栅线间隙去除所述栅极牺牲层以形成牺牲间隙，并在所述牺牲间隙内填充导电材料以形成栅极层包括：经由所述栅线间隙，去除所述第二局部，并去除部分所述第一局部，从而形成所述牺牲间隙；在所述牺牲间隙内填充所述导电材料以形成所述栅极层，使得所述第一台阶结构形成为第一阶梯结构，所述第二台阶结构形成为第二阶梯结构，以及剩余的所述栅极牺牲层形成为第一介质层，其中，所述第一阶梯结构包括多个第一台阶，位于最上方的第一台阶包括所述第一介质层，其余的所述第一台阶包括在所述第一方向分布的所述栅极层和所述第一介质层；所述第二阶梯结构包括多个第
二台阶，每个所述第二台阶包括所述栅极层；以及所述第一阶梯结构在所述堆叠方向突出于所述第二阶梯结构的高度为所述位于最上方的第一台阶的厚度。
8.在一个实施方式中，所述位于最上方的第一台阶还包括位于所述第一介质层下方的第二介质层；其余的所述第一台阶还包括所述第二介质层，其中所述第二介质层位于所述栅极层和所述第一介质层的下方，在所述第一区域形成与所述栅极层连接的字线接触包括：形成覆盖所述第一阶梯结构和所述第二阶梯结构的填充介质层；在所述第一区域形成贯穿所述填充介质层、并暴露出每个所述第一台阶的所述第一介质层的初始接触孔；经由所述初始接触孔，去除暴露的所述第一介质层以及所述第二介质层与暴露的所述第一介质层相对的部分，至暴露出下一级所述第一台阶的所述栅极层，以形成接触孔；以及采用导电材料填充所述接触孔，以形成与所述栅极层连通的所述字线接触。
9.在一个实施方式中，其中所述栅线间隙包括第一栅线间隙、第二栅线间隙以及第三栅线间隙，形成贯穿所述叠层结构、并与所述第一区域错开设置的栅线间隙包括：形成沿第一方向在所述存储阵列区和所述第二区域延伸的所述第一栅线间隙；形成沿所述第一方向在所述第二区域延伸的所述第二栅线间隙；以及形成沿所述第一方向在所述存储阵列区延伸的所述第三栅线间隙。
10.在一个实施方式中，在所述第二区域形成沿所述第一方向延伸的墙结构；去除部分所述墙结构，以使至少一个所述第一栅线间隙在所述第一方向延伸穿过所述墙结构；以及采用介质材料填充至少一个所述第一栅线间隙，以形成第一加固栅线间隙结构。
11.在一个实施方式中，去除部分所述墙结构，以在所述墙结构中形成至少一个所述第二栅线间隙；以及采用所述介质材料填充至少一个所述第二栅线间隙，以形成第二加固栅线间隙结构。
12.在一个实施方式中，在形成所述栅极层之前，所述方法还包括：在所述台阶区形成贯穿所述叠层结构的虚拟沟道结构，其中，所述虚拟沟道结构包括第一虚拟沟道结构，所述第一虚拟沟道结构在垂直于所述堆叠方向的平面中的正投影为条形轮廓。
13.在一个实施方式中，采用介质材料填充至少一个所述第一栅线间隙，以形成第一加固栅线间隙结构包括：在形成所述栅极层之前，填充所述第一栅线间隙位于所述墙结构中的部分，形成所述第一虚拟沟道结构；以及在形成所述栅极层之后，在所述第一栅线间隙的其余部分中填充所述介质材料，以形成所述第一加固栅线间隙结构。
14.在一个实施方式中，所述第二栅线间隙与所述第三栅线间隙在所述第二方向错开排列，所述第二栅线间隙沿所述第一方向间断地延伸。
15.在一个实施方式中，在所述第一区域形成贯穿所述填充介质层、并暴露出每个所述第一台阶的所述第一介质层的初始接触孔包括：形成所述初始接触孔的步骤停止于所述第一台阶的所述第一介质层。
16.在一个实施方式中，所述存储阵列区包括第一存储阵列区和第二存储阵列区，将所述叠层结构划分为在第一方向排列的存储阵列区和台阶区包括：在所述第一方向上，将所述台阶区设置于所述第一存储阵列区与所述第二存储阵列区之间。
17.本技术的另一方面提供了一种三维存储器，所述存储器包括：堆叠结构，包括在第二方向错开设置的第一阶梯结构和第二阶梯结构，其中，所述第一阶梯结构在堆叠方向突出于所述第二阶梯结构；所述第一阶梯结构包括多个第一台阶，位于最上方的第一台阶包
括第一介质层和位于所述第一介质层下方的第二介质层，其余的所述第一台阶包括在第一方向分布的栅极层和所述第一介质层，以及位于所述栅极层和所述第一介质层的下方的所述第二介质层，字线接触，与对应的第一台阶的所述栅极层连接，并在所述堆叠方向延伸穿过上一级第一台阶的所述第一介质层，其中所述第一方向、所述第二方向和所述堆叠方向彼此垂直。
18.在一个实施方式中，所述第二阶梯结构包括多个第二台阶，每个所述第二台阶包括所述栅极层和位于所述栅极层下方的所述第二介质层，其中所述第一阶梯结构在所述堆叠方向突出于所述第二阶梯结构的高度为所述位于最上方的第一台阶的厚度；以及所述存储器还包括栅线间隙结构，所述栅线间隙结构沿所述堆叠方向贯穿所述堆叠结构，并与所述第一阶梯结构错开设置。
19.在一个实施方式中，所述堆叠结构包括在所述第一方向排列的存储阵列区和台阶区，其中所述台阶区包括形成有所述第一阶梯结构的第一区域和形成有所述第二阶梯结构的第二区域；以及所述栅线间隙结构包括沿所述第一方向在所述存储阵列区和所述第二区域延伸的第一栅线间隙结构。
20.在一个实施方式中，所述栅线间隙结构还包括：第二栅线间隙结构，沿所述第一方向在所述第二区域间断地延伸；以及第三栅线间隙结构，沿所述第一方向在所述存储阵列区延伸，其中，所述第一栅线间隙结构、所述第二栅线间隙结构和所述第三栅线间隙结构在所述第二方向彼此错开设置。
21.在一个实施方式中，所述堆叠结构还包括设置于所述第二区域、并沿所述第一方向延伸的墙结构。
22.在一个实施方式中，所述存储器还包括：虚拟沟道结构，设置于所述台阶区、并沿所述堆叠方向贯穿所述堆叠结构，其中，所述虚拟沟道结构包括第一虚拟沟道结构，所述第一虚拟沟道结构在垂直于所述堆叠方向的平面中的正投影为条形轮廓。
23.在一个实施方式中，所述第一栅线间隙结构包括第一加固栅线间隙结构，其中，所述第一加固栅线间隙结构包括第一栅线间隙和介质材料填充层，其中所述第一栅线间隙沿所述第一方向在所述存储阵列区和所述第二区域延伸，所述介质材料填充层设置于所述第一栅线间隙在所述存储阵列区的部分中；以及至少一个所述第一虚拟沟道结构设置于所述第一栅线间隙在所述第二区域的部分中。
24.在一个实施方式中，所述第二栅线间隙结构包括设置于所述墙结构中、并沿所述第一方向在所述墙结构中延伸的第二加固栅线间隙结构。
25.本技术又一方面提供一种存储系统，所述存储系统包括：控制器；以及本技术另一方面中任一项提供的所述存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
26.根据本技术至少一个实施方式提供的三维存储器及其制备方法、存储系统，将叠层结构的台阶区划分为错开设置的第一区域和第二区域，并在第二区域形成在第一方向延伸的栅线间隙。由于栅线间隙与第一区域错开设置，因而在通过栅线间隙中的刻蚀液，去除部分栅极牺牲层形成牺牲间隙的过程中，刻蚀液无法深入至第一区域中在第二方向孤立的第一台阶以及其余第一台阶的端部，其中第二方向、第一方向和叠层结构的堆叠方向彼此垂直。换言之，栅线间隙中的刻蚀液能够去除栅极牺牲层位于第二区域中的第二局部，并能
够去除栅极牺牲层位于第一区域中的第一局部的一部分，形成牺牲间隙。因而，在牺牲间隙中形成栅极层后，可保留位于第一区域中的第一阶梯结构中的栅极牺牲层的一部分，并将其作为后续形成字线接触孔的步骤中的刻蚀停止层，从而使形成字线接触孔的步骤分为两步，防止形成字线接触孔过程中的过刻蚀导致不同栅极层之间字线桥接。
附图说明
27.通过参照以下附图对非限制性实施方式所作出的详细描述，本技术的其它特征、目的和优点将会变得更为显而易见。本技术的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。其中：
28.图1是根据本技术的一个实施方式的三维存储器的制备方法的流程图；
29.图2a至图10b、图11c分别是根据本技术一个实施方式的制备方法的工艺示意图；
30.图11a根据本技术一个实施方式的、形成字线接触后的三维存储器的局部结构剖视示意图；
31.图11b是沿着图11a中的线s-s’截取的局部剖面示意图；以及
32.图12是根据本技术一个实施方式的存储系统结构示意图。
具体实施方式
33.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
34.在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。另外，在本技术中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
35.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。另外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。另外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
36.另外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
37.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明
确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
38.如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶面的材料可以被图案化或者可以保持未图案化。另外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
39.如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有比下层或上层结构的范围小的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小的厚度。例如，层可以位于连续结构的顶表面与底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。层可以包含多个层。
40.如本文所使用的，术语“三维存储器”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”) 的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
41.在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。
42.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。
43.图1是根据本技术一个实施方式的三维存储器的制备方法1000 的流程图。如图1所示，本技术提供一种三维存储器的制备方法1000 包括：
44.s1，形成包括多个堆叠层的叠层结构，其中每个堆叠层包括栅极牺牲层，将叠层结构划分为在第一方向排列的存储阵列区和台阶区，其中台阶区包括在第二方向错开设置的第一区域和第二区域，第一方向、第二方向和堆叠方向彼此垂直。
45.s2，去除第二区域中最上方的堆叠层的一部分，并在第二区域形成第二台阶结构，在第一区域形成在堆叠方向突出于第二台阶结构的第一台阶结构。
46.s3，形成贯穿叠层结构、并与第一区域错开设置的栅线间隙，经由栅线间隙去除部分栅极牺牲层以形成牺牲间隙，并在牺牲间隙内填充导电材料以形成栅极层。
47.s4，在第一区域形成与栅极层连接的字线接触。
48.下面将结合图2至图11c详细说明上述制备方法1000的各个步骤的具体工艺。
49.步骤s1
50.图2a根据本技术一个实施方式制备方法的、形成叠层结构200 后所形成的结构的俯视示意图。图2b是沿着图2a中的线n-n’截取的局部剖面示意图。
51.如图2a和图2b所示，步骤s1形成包括多个堆叠层的叠层结构，其中每个堆叠层包括栅极牺牲层，将叠层结构划分为在第一方向排列的存储阵列区和台阶区，其中台阶区包
括在第二方向错开设置的第一区域和第二区域，第一方向、第二方向和堆叠方向彼此垂直可例如包括：制备衬底100；以及在衬底100上形成叠层结构200。
52.具体地，如图2b所示，在本技术的一个实施方式中，衬底100 的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。
53.在本技术的一个实施方式中，用于支撑在其上的器件结构的衬底 100可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺，依次设置多个由不同材料制备的层而形成。
54.在本技术的一个实施方式中，衬底100可以是复合衬底，例如包括依次形成的基底、衬底半导体层以及衬底阻隔层等。
55.衬底半导体层可以例如是多晶硅层。此外，在衬底半导体层中，可形成经由离子注入或扩散工艺由n型或p型掺杂剂掺杂形成的阱区。在本技术的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，另外，阱区的掺杂浓度可相同也可不同，本技术对此不作限定。
56.此外，衬底阻隔层可设置在衬底100的最外侧，并可包括单层、多层或合适的复合层。作为一种选择，在衬底阻隔层为复合层时，可包括电介质材料、半导体材料和导电材料中的任意一个或多个。
57.在形成衬底100之后，可在衬底100的一侧形成叠层结构200。
58.具体地，在本技术的一个实施方式中，可采用多个薄膜沉积工艺，在衬底100的表面形成叠层结构200，薄膜沉积工艺可包括但不限于 cvd、pvd、ald或其任何组合，本技术对此不作限定。
59.叠层结构200可包括沿堆叠方向(z方向)彼此交替地堆叠的栅极牺牲层210和第二介质层220。在一些实施方式中，栅极牺牲层210 和第二介质层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成栅极牺牲层210和第二介质层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。
60.彼此交替地堆叠的栅极牺牲层210和第二介质层220可构成多个堆叠层(未示出)，其中每个堆叠层可包括一个栅极牺牲层210和一个第二介质层220。例如，第二区域02中最上方的第一堆叠层201(也可理解为第二区域02中距离衬底100最远的对叠层)可包括一个栅极牺牲层210和一个第二介质层220。
61.另外，叠层结构200还可包括位于最下方、邻近衬底100的间隔层202，间隔层202可采用包括但不限于cvd、pvd、ald或其任何组合的薄膜沉积工艺形成，用于形成间隔层202的示例性材料可为氧化硅等电介质材料。此外，间隔层202可与堆叠层同时形成，并可与第二介质层220采用相同的材料制备。
62.随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的双叠层
结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或双叠层结构的基础上进行后续制备工艺。
63.如图2a所示，可将叠层结构200划分为在第一方向(x方向) 排列的存储阵列区12和台阶区11，台阶区11包括在第二方向(y方向)错开设置的第一区域01和第二区域02，其中第一方向、第二方向和堆叠方向彼此垂直。换言之，在垂直于堆叠方向的平面(可理解为x方向和y方向所在的平面)中，叠层结构200可具有存储阵列区 12和台阶区11，其中，存储阵列区12用于形成存储阵列；台阶区11 用于形成台阶结构，并通过形成字线接触将存储阵列中的栅极层一一对应连接导通，每个存储阵列区12对应至少一个台阶区11。
64.作为一种选择，根据一些实施方式，至少一个台阶区11可设置在存储阵列区12的中部，并且将存储阵列区12分割为至少两个子存储阵列区，例如存储阵列区12可包括第一存储阵列区12-1和第二存储阵列区12-2。作为另一种选择，根据一些实施方式，至少一个台阶区 11可设置在存储阵列区12的一侧边缘或多侧边缘。
65.步骤s2
66.图3a根据本技术一个实施方式制备方法的、去除位于第二区域 02中最上方的堆叠层201的一部分后所形成的结构的局部剖面示意图。图3b根据本技术一个实施方式制备方法的、刻蚀掩膜层03的俯视示意图。图4根据本技术一个实施方式制备方法的、形成第一台阶结构500-1和第二台阶结构500-2后所形成的结构的局部立体示意图。图5a根据本技术一个实施方式制备方法的、形成第一台阶结构500-1 和第二台阶结构500-2后所形成的结构的局部立体示意图。图5b是图 5a中m处的局部放大图。图6a根据本技术一个实施方式制备方法的、在分台阶区11-1中形成第一台阶结构500-1和第二台阶结构500-2后所形成的结构的局部剖面示意图。图6b是沿着图6a中的线s-s’截取的局部剖面示意图。
67.如图2b至图6b所示，步骤s2去除第二区域中最上方的堆叠层的一部分，并在第二区域形成第二台阶结构，在第一区域形成在堆叠方向突出于第二台阶结构的第一台阶结构可例如包括：去除第二区域 02中最上方的第一堆叠层201的一部分；以及在第二区域02形成第二台阶结构500-2，在第一区域01形成在堆叠方向突出于第二台阶结构500-2的第一台阶结构500-1。
68.具体地，如图2b和图3a所示，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除第二区域02的第一堆叠层 201的一部分。换言之，可采用上述工艺至少去除第二区域02中第一堆叠层201的一部分，该部分可位于第二区域02中邻近第一区域01 处，以在第一区域01内形成在第二方向孤立的第一堆叠层201’。
69.此外，结合图3a和图4，叠层结构200的台阶区11可包括多个分台阶区11-1，其中每个分台阶区11-1在堆叠方向的高度并不相同。每个分台阶区11-1均可形成第一台阶结构500-1和第二台阶结构 500-2，因而，上述去除第二区域02中最上方的第一堆叠层201的一部分可理解为，叠层结构200的不同分台阶区11-1可具有不同的堆叠高度，去除每个分台阶区11-1的第二区域02中位于最上方的第一堆叠层201的一部分，从而在该分台阶区11-1的第一区域01内形成在第二方向孤立的第一堆叠层201’。
70.如图2b至图3b所示，在本技术的一个实施方式中，可在叠层结构200的顶面上形成
刻蚀掩膜层03，该刻蚀掩膜层03可例如是光刻胶层。利用旋涂工艺等设置光刻胶层，并采用光刻胶层对叠层结构200 进行图案化，光刻胶层形成有曝光第二区域02的第一堆叠层201的一部分的开口031，从而可以光刻胶层为掩蔽，并使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)，去除第二区域02中的第一堆叠层201的一部分，在第一区域01内形成在第二方向孤立的第一堆叠层201’。
71.作为一种选择，刻蚀掩膜层03可为硬掩膜(hard mask)，硬掩膜例如可以是氮化硅、氧化硅、碳氧化硅和氮氧化硅中的至少一种或任意组合形成的复合层，本技术对此不作限定。
72.如图5a所示，形成在第二方向孤立的第一堆叠层201’之后，可在第一区域01形成第一台阶结构500-1，并在第二区域02形成第二台阶结构500-2。由于第一区域01包括在第二方向孤立的第一堆叠层 201’，因而第一台阶结构500-1在堆叠方向可突出于第二台阶结构 500-2。如5b所示，第一台阶结构500-1在堆叠方向突出于第二台阶结构500-2的高度h为位于最上方的第一台阶的厚度。换言之，上述高度h为在第二方向孤立的第一堆叠层201’的厚度。
73.具体地，结合图3a至6b，在本技术的一些实施方式中，第一台阶结构500-1和第二台阶结构500-2可同时形成，也可分次形成，本技术对此不作限定。通过对叠层结构200的边缘部分执行多个“修整
‑ꢀ
刻蚀”循环，可使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对要短的顶部(远离衬底100)介电层对。台阶结构形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成填充介质层510以覆盖台阶区11。此外，还可使用例如多个削减(chop)工艺，来形成第一台阶结构500-1和第二台阶结构500-2。
74.参考图4和图5a，作为一种选择，形成第一台阶结构500-1和第二台阶结构500-2的方法可包括：在第一区域01和第二区域02的表面覆盖台阶区掩膜(未示出)，在形成第一台阶结构500-1和第二台阶结构500-2的过程中，台阶区掩膜可保护其覆盖的部分，例如第二区域02中预形成墙结构的部分。台阶区掩膜可由例如多晶硅、高介电常数电介质、氮化钛或任何其它适当的硬掩模材料制成。首先可通过包括但不限于cvd、pvd、ald、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺等，在台阶区11形成初始台阶区掩膜(未示出)；之后采用光刻、干法蚀刻和/或湿法蚀刻工艺，对初始台阶区掩膜进行图案化以形成开口(未示出)；在形成开口之后，对台阶区11 暴露在开口中的部分执行例如削减工艺，形成第一台阶结构500-1和第二台阶结构500-2。此外，台阶区掩膜保护覆盖的部分可形成位于第二区域02中的墙结构430。
75.墙结构430位于第二区域02中、并沿第一方向延伸。墙结构430 可增加台阶区11中的支撑，减小台阶区11的应力形变，提高三维存储器件的良率和可靠性。如上所述，作为一种选择，墙结构430可以是在通过诸如蚀刻修剪等工艺形成台阶结构的过程中完整保留的部分叠层结构200，该墙结构430可与叠层结构200(如图2b所示)的层数和堆叠顺序相同。
76.此外，形成填充介质层510以覆盖台阶区11可包括：通过包括但不限于cvd、pvd、ald、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺等，在第一台阶结构500-1和第二台阶结构500-2的表面形成填充介质层510。填充介质层510可为氧化物或者氧化硅基材料等，例如基于teos的氧化硅(teso-based sio2)。此外，作为一种选择，填充介质层510
也可为多层结构。另外，还可进一步采用化学机械研磨等工艺对填充介质层510的表面进行平坦化处理，使得填充介质层510可为后续生成的字线接触孔提供基本平坦的表面。
77.如图6a和6b所示，通过上述工艺，在每个分台阶区11-1中可形成第一台阶结构500-1和第二台阶结构500-2。第一台阶结构500-1 在堆叠方向突出于第二台阶结构500-2的高度为在第二方向孤立的第一堆叠层201’的厚度。换言之，第一台阶结构500-1包括多个初始第一台阶(未示出)，其中位于最上方的第一初始第一台阶为在第二方向孤立的第一堆叠层201’。第一堆叠层201’可包括在第二方向孤立的栅极牺牲层210’(下文称为第一介质层210’)和第二介质层220’。
78.此外，第一台阶结构500-1的其余初始第一台阶501包括一对在第一方向具有相同长度的栅极牺牲层210和第二介质层220。第二台阶结构500-2包括多个初始第二台阶(未示出)，其中初始第二台阶包括一对在第一方向具有相同长度的栅极牺牲层(未示出)和第二介质层(未示出)。
79.图7根据本技术另一实施方式制备方法的、形成栅线间隙400、虚拟沟道结构600和字线接触700后所形成的结构的俯视示意图。
80.如图7所示，在形成第一台阶结构500-1和第二台阶结构500-2 之前，根据本技术的一个实施方式的三维存储器的制备方法1000还包括形成沟道结构(未示出)和虚拟沟道结构600的方法。
81.具体地，结合图2b和图7，沟道结构可形成于存储阵列区12，沟道结构可贯穿叠层结构200、并可沿堆叠方向延伸至衬底100中。形成沟道结构可例如包括：形成贯穿叠层结构200的沟道孔(未示出)；以及在沟道孔的内壁上依次形成功能层(未示出)和沟道层(未示出)。
82.沟道孔可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，此外也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔可具有沿堆叠方向贯穿叠层结构200、并延伸衬底100的圆柱形或柱形形状。
83.进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括n个子叠层结构，相应地，沟道孔也可包括n
×
m个子沟道孔，其中每个子叠层结构可包括m个子沟道孔，其中m≥1，且 n≥2。采用双堆叠技术或多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成m个贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第n子叠层结构和位于第n子叠层结构中的m个子沟道孔，之后在除第n子叠层结构之外的n-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第n子叠层结构的m个子沟道孔去除n-1个子叠层结构中的填孔牺牲层，使得n个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到m个沟道孔。
84.在沟道孔形成后，可在沟道孔中依次形成功能层和沟道层，以及在沟道孔中剩余部分形成沟道插塞(未示出)和沟道填充介质层(未示出)。其中，功能层包括依次设置在沟道孔中的阻挡层(未示出)、电荷捕获层(未示出)及隧穿层(未示出)。
85.在本技术的一个实施方式中，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在沟道孔中形成功能层和沟道层。
86.在一些实施方式中，功能层可包括氧化物-氮化物-氧化物(ono) 结构。然而，在一
些其他实施方式中，功能层可具有不同于ono配置的结构。沟道层能够用于输运所需的电荷(电子或空穴)。根据本技术的一个示例性实施方式，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层。
87.在一些实施方式中，沟道层可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层的材质包括但不限于p型掺杂的多晶硅或者n型掺杂的多晶硅。与沟道孔类似，沟道层也沿堆叠方向贯穿叠层结构200、并延伸进入衬底100中。
88.在本技术的一些实施方式中，可在形成第一台阶结构500-1和第二台阶结构500-2之后，形成沟道结构。在一些其他实施方式中，也可在形成第一台阶结构500-1和第二台阶结构500-2之前，形成沟道结构。本技术对此不作限定。
89.此外，在本技术的一个实施方式中，还可在叠层结构200中形成沿堆叠方向贯穿叠层结构200、并延伸至衬底100的虚拟沟道结构600。虚拟沟道结构600可为后续形成栅极层的过程中去除栅极牺牲层的操作提供结构支撑。虚拟沟道结构600可包括第一虚拟沟道结构610和第二虚拟沟道结构(未示出)。第二虚拟沟道结构可包括虚拟沟道孔 (未示出)以及设置于虚拟沟道孔中的虚拟沟道填充介质层(未示出)，其形成工艺与沟道结构的形成工艺类似，在此不做赘述。
90.如图7所示，在本技术的一个实施方式中，在垂直于堆叠方向的平面(可理解为x方向和y方向所在的平面)中，第一虚拟沟道结构 610的正投影为条形轮廓。作为一种选择，第一虚拟沟道结构610可设置在后续形成的第一栅线间隙411中，具体形成工艺将在下文中详细描述。
91.步骤s3
92.图8a根据本技术一个实施方式制备方法的、在分台阶区11-1中形成第一阶梯结构500-1’和第二阶梯结构500-2’后所形成的结构的局部剖面示意图。图8b是沿着图8a中的线s-s’截取的局部剖面示意图。
93.如图6a至图8b所示，步骤s3形成贯穿叠层结构、并与第一区域错开设置的栅线间隙，经由栅线间隙去除栅极牺牲层以形成牺牲间隙，并在牺牲间隙内填充导电材料以形成栅极层可例如包括：形成栅线间隙410；以及去除栅极牺牲层以形成牺牲间隙，并在牺牲间隙内填充导电材料以形成栅极层。
94.如图7所示，栅线间隙410可在后续步骤中形成栅线间隙结构 400，此外栅线间隙410还可用于形成栅极层230(如图8a所示)。栅线间隙410可沿堆叠方向贯穿叠层结构200(如图6a所示)、并与第一区域01错开设置。
95.在本技术的一些实施方式中，栅线间隙410可包括第一栅线间隙 411、第二栅线间隙412以及第三栅线间隙412。因而，形成栅线间隙的方法可包括：形成沿第一方向在存储阵列区12和第二区域02延伸的第一栅线间隙411；形成沿第一方向在第二区域02延伸的第二栅线间隙412；以及形成沿第一方向在存储阵列区12延伸的第三栅线间隙 413。
96.具体地，在本技术的一个实施方式中，第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413均可沿堆叠方向贯穿叠层结构 200(如图6a所示)、并延伸至衬底100(如图6a所示)。作为一种选择，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，形成第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413。第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413可同时形成，也可分步形成，本技术对此不作限定。
97.第一栅线间隙411可将叠层结构200(如图6a所示)分割成多个存储块。第二栅线间隙412分布在每个存储块中。作为一种选择，可将第二栅线间隙412设置为沿第一方向间断地延伸。由于第二栅线间隙412为断续分布，叠层结构200位于每个存储块内的部分并未被完全分割，因而有利于保持单个存储块的稳定性。第三栅线间隙413同样可分布在每个存储块中。此外，作为另一种选择，可将第二栅线间隙412与第三栅线间隙413设置为在第二方向错开排列。由于每个存储块内经由第二栅线间隙412与第三栅线间隙413分割的部分在第二方向错开排列，因而可增加单个存储块在该方向的稳定性，消除应力差异，提高三维存储器的可靠性。
98.此外，在本技术的一个实施方式中，在本技术提供的三维存储器的制备方法1000中，还可将至少一个栅线间隙410设置在墙结构430 中。例如，可去除部分墙结构430，以使至少一个第一栅线间隙411 在第一方向延伸穿过墙结构430；或者，去除部分墙结构430，以在墙结构430中形成至少一个第二栅线间隙412。
99.去除部分墙结构430可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等实现。在墙结构430中形成至少一个栅线间隙410，并通过后续的介质材料填充可形成加固栅线间隙结构(未示出)，例如第一加固栅线间隙结构401-1、第二加固栅线间隙结构 402-1。加固栅线间隙结构可减小三维存储器在第一方向的应力变形，进一步增加台阶区的支撑，提高三维存储器件的良率和可靠性。
100.作为一种选择，在形成栅极层230(如图8a所示)之前，还可采用氧化硅等电介质材料作为第一虚拟沟道填充层(未示出)，填充第一栅线间隙411位于墙结构430中的部分，形成第一虚拟沟道结构610。第一虚拟沟道结构610在垂直于堆叠方向的平面中的正投影为条形轮廓。在形成栅极层230的过程中，需要经由栅线间隙400去除部分栅极牺牲层210(如图6a所示)以形成牺牲间隙(未示出)，并在牺牲间隙内填充导电材料形成栅极层230。第一虚拟沟道填充层在去除部分栅极牺牲层的过程中，不会被去除，因而通过将条形的第一虚拟沟道结构填充在栅线间隙中，可缓解应力释放对栅线间隙的影响，避免栅线隙发生扭曲变形，此外还可增大台阶区的支撑力，从而显著提高三维存储器件的良率和可靠性。
101.在形成栅线间隙410后，可将部分第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413作为提供刻蚀剂的通路，其中部分第一栅线间隙411为第一栅线间隙411中未设置第一虚拟沟道结构610 的部分，采用例如湿法腐蚀等工艺去除叠层结构200(如图6a所示) 中的栅极牺牲层210(如图6a所示)，以形成牺牲间隙。
102.如图8a和8b所示，在形成牺牲间隙后，可采用例如cvd、pvd、 ald或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝 (al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
103.由于栅线间隙410与第一区域01错开设置，因而在形成牺牲间隙这一过程中，栅线间隙410中的刻蚀液无法深入至第一区域01中在第二方向孤立的第一堆叠层201’以及多个其余初始第一台阶501的端部。
104.换言之，栅线间隙410中的刻蚀液能够去除栅极牺牲层210位于第二区域02中的第二局部(未示出)，并能够去除栅极牺牲层210 位于第一区域01中的第一局部(未示出)的一部分，从而形成牺牲间隙。该一部分可为第一局部中与第二局部例如在第一方向具有相同
长度、并在堆叠方向具有相同高度的部分。
105.具体地，结合图6a至图8b，在本技术的一个实施方式中，栅极牺牲层210可包括位于第一区域01中的第一局部和位于第二区域02 中的第二局部。可经由上述栅线间隙410去除栅极牺牲层210的第二局部，并去除栅极牺牲层210的第一局部中的一部分，从而形成牺牲间隙；在牺牲间隙内填充导电材料以形成栅极层230，使得第一台阶结构500-1形成为第一阶梯结构500-1’，第二台阶结构500-2形成为第二阶梯结构500-2’，以及剩余的栅极牺牲层210形成为第一介质层 210’。
106.作为一种选择，上述被去除的第一局部中的一部分可以是第一局部中与第二局部在第一方向具有相同长度、并在堆叠方向具有相同高度的部分。
107.如图8a和图8b所示，第一阶梯结构500-1’包括多个第一台阶 (未示出)，位于最上方的第一台阶201’包括第一介质层210’，其余的第一台阶501’包括在第一方向分布的栅极层230和第一介质层 210’。第二阶梯结构500-2’包括多个第二台阶(未示出)，每个第二台阶包括栅极层230；此外，第一阶梯结构500-1’在堆叠方向突出于第二阶梯结构500-2’的高度h为位于最上方的第一台阶201’的厚度。
108.作为一种选择，位于最上方的第一台阶还可包括位于第一介质层 210’下方的第二介质层220；其余的第一台阶501’同样还可包括第二介质层220，第二介质层220位于在第一方向分布的栅极层230和第一介质层210’的下方。
109.此外，结合图7至图8b，在形成栅极层230之前，根据本技术的一个实施方式的三维存储器的制备方法1000还包括采用例如cvd、 pvd、ald或其任何组合等薄膜沉积工艺，在牺牲间隙的内壁以及在部分第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413的内侧壁上形成阻隔层(未示出)。作为一种选择，阻隔层可以是高介电常数介质层。此外，还可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在第二介质层220与栅极层230之间或在介质层与栅极层230之间形成粘合层(例如，氮化钛tin层，未示出)。
110.在形成栅极层230之后，可通过在第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413中进行介质材料层填充，从而对应形成第一栅线间隙结构401、第二栅线间隙结构402以及第三栅线间隙结构403。具体地，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在第一栅线间隙411、第二栅线间隙412以及第三栅线间隙413中进行填充。介质材料层可包括单层、多层或合适的复合层。作为一种选择，在介质材料层为复合层时，可包括电介质材料、半导体材料和导电材料中的任意一个或多个。
111.在形成栅极层230之后，叠层结构200形成为堆叠结构200’。堆叠结构200’包括交替叠置的栅极层230和第二介质层220。
112.步骤s4
113.图9a根据本技术一个实施方式制备方法的、形成初始接触孔710 后的结构的局部剖视示意图。图9b是沿着图9a中的线s-s’截取的局部剖面示意图。图10a根据本技术一个实施方式制备方法的、形成接触孔720后的结构的局部剖视示意图。图10b是沿着图10a中的线 s-s’截取的局部剖面示意图。图11a根据本技术一个实施方式制备方法的、形成字线接触700后的结构的局部剖视示意图。图11b是沿着图11a中的线s-s’截取的局部剖面示意图。图11c根据本技术一个实施方式制备方法的、形成第一阶梯结构500-1’和第二阶梯结构 500-2’后的结构的局部剖视示意图。
和第二阶梯结构500-2’，其中第一阶梯结构500-1’在堆叠方向(z 方向)突出于第二阶梯结构500-2’。第一阶梯结构500-1’包括多个第一台阶(未示出)，位于最上方的第一台阶201’包括第一介质层 210’和位于第一介质层210’下方的第二介质层220，其余的第一台阶501’包括在第一方向(x方向)分布的栅极层230和第一介质层 210’，以及位于栅极层230和第一介质层210’的下方的第二介质层 220。字线接触700与对应的第一台阶的栅极层230连接，并在堆叠方向延伸穿过上一级第一台阶的第一介质层210’，其中第一方向、第二方向和堆叠方向彼此垂直。
123.根据本技术至少一个实施方式提供的三维存储器，将三维存储器的台阶区划分为错开设置的第一区域和第二区域，并在第二区域形成第二阶梯结构，在第一区域形成在堆叠方向突出于第二阶梯结构的第一阶梯结构。第一阶梯结构所包括的第一台阶均包括第二介质层，例如位于最上方的第一台阶包括第一介质层和位于第一介质层下方的第二介质层，其余的第一台阶包括在第一方向分布的栅极层和第一介质层，以及位于栅极层和第一介质层的下方的第二介质层，与对应的第一台阶的栅极层连接的字线接触可在堆叠方向延伸穿过上一级第一台阶的第一介质层。因而，字线接触可在不影响三维存储器结构性能的前提下，实现其与栅极层的有效电连接。
124.在本技术的一个实施方式中，第二阶梯结构500-2’包括多个第二台阶(未示出)，每个第二台阶包括栅极层230和位于栅极层230下方的第二介质层220，其中第一阶梯结构500-1’在堆叠方向突出于第二阶梯结构500-2’的高度为位于最上方的第一台阶201’的厚度。
125.此外，如图7所示，三维存储器2000还包括栅线间隙结构400，栅线间隙结构400沿堆叠方向贯穿堆叠结构200’，并与第一阶梯结构 500-1’错开设置。
126.具体地，再次参考图7、图11a至图11c，在本技术的一个实施方式中，堆叠结构200’包括在第一方向排列的存储阵列区12和台阶区 11，其中台阶区11包括形成有第一阶梯结构500-1’的第一区域01 和形成有第二阶梯结构500-2’的第二区域02；以及栅线间隙结构400 包括沿第一方向在存储阵列区12和第二区域02延伸的第一栅线间隙结构401。
127.根据本技术至少一个实施方式提供的三维存储器，将三维存储器的台阶区划分为错开设置的第一区域和第二区域，并在第二区域形成在第一方向延伸的栅线间隙。由于栅线间隙与第一区域错开设置，因而在通过栅线间隙中的刻蚀液，去除部分栅极牺牲层形成牺牲间隙的过程中，刻蚀液无法深入至第一区域中在第二方向孤立的第一台阶以及其余第一台阶的端部，其中第二方向、第一方向和叠层结构的堆叠方向彼此垂直。换言之，栅线间隙中的刻蚀液能够去除栅极牺牲层位于第二区域中的第二局部，并能够去除栅极牺牲层位于第一区域中的第一局部中的一部分，形成牺牲间隙。因而，在牺牲间隙中形成栅极层后，可保留位于第一区域中的第一阶梯结构中的栅极牺牲层的一部分(形成为第一介质层)，并将其作为后续形成字线接触孔的步骤中的刻蚀停止层，从而使形成字线接触孔的步骤分为两步，防止形成字线接触孔过程中的过刻蚀导致不同栅极层之间字线桥接。
128.此外，栅线间隙结构400还包括：第二栅线间隙结构402和第三栅线间隙结构403。第二栅线间隙结构402沿第一方向在第二区域02延伸，第三栅线间隙结构03沿第一方向在存储阵列区12延伸，其中第一栅线间隙结构401、第二栅线间隙结构402和第三栅线间隙结构403 在第二方向彼此错开设置。
129.第一栅线间隙结构401可将堆叠结构200’分割成多个存储块。第二栅线间隙结构402分布在每个存储块中。作为一种选择，可将第二栅线间隙结构402设置为沿第一方向间断地延伸。由于第二栅线间隙结构402为断续分布，堆叠结构200’位于每个存储块内的部分并未被完全分割，因而有利于保持单个存储块的稳定性。第三栅线间隙结构403同样可分布在每个存储块中。此外，作为另一种选择，可将第二栅线间隙结构402与第三栅线间隙结构403设置为在第二方向错开排列。由于每个存储块内经由第二栅线间隙结构402与第三栅线间隙结构403分割的部分在第二方向错开排列，因而可增加单个存储块在该方向的稳定性，消除应力差异，提高三维存储器的可靠性。
130.此外，作为一种选择，堆叠结构200’还包括设置于第二区域02、并沿第一方向延伸的墙结构430。位于第二区域中、并沿第一方向延伸的墙结构，可增加台阶区中的支撑，减小台阶区的应力形变，提高三维存储器件的良率和可靠性。
131.在本技术的一个实施方式中，虚拟沟道结构600设置于台阶区11、并沿堆叠方向贯穿堆叠结构200’，其中虚拟沟道结构600包括第一虚拟沟道结构610和第二虚拟沟道结构(未示出)，第一虚拟沟道结构610在垂直于堆叠方向的平面中的正投影为条形轮廓。
132.第一虚拟沟道结构在垂直于堆叠方向的平面中的正投影为条形轮廓。在形成栅极层的过程中，需要经由栅线间隙去除部分栅极牺牲层以形成牺牲间隙，并在牺牲间隙内填充导电材料形成栅极层。由于第一虚拟沟道填充层在去除部分栅极牺牲层的过程中，不会被去除，因而通过将条形的第一虚拟沟道结构填充在栅线间隙中，可缓解应力释放对栅线间隙的影响，避免栅线隙发生扭曲变形，此外还可增大台阶区的支撑力，从而显著提高三维存储器件的良率和可靠性。
133.作为一种选择，第一栅线间隙结构401包括第一加固栅线间隙结构 401-1，其中第一加固栅线间隙结构401包括第一栅线间隙411和介质材料填充层(未示出)，其中第一栅线间隙411沿第一方向在存储阵列区12和第二区域02延伸，介质材料填充层设置于第一栅线间隙411在存储阵列区12的部分中，至少一个第一虚拟沟道结构610设置于第一栅线间隙411在第二区域02的部分中。另外，第二栅线间隙结构402包括设置于墙结构430中、并沿第一方向在墙结构430中延伸的第二加固栅线间隙结构402-1。加固栅线间隙结构可减小三维存储器在第一方向的应力变形，进一步增加台阶区的支撑，提高三维存储器件的良率和可靠性。
134.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
135.图12是根据本技术一个实施方式的存储系统30000结构示意图。
136.如图12所示，本技术的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括存储器20000和控制器 32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储器20000可以是二维存储器或者三维存储器，下面以三维存储器为例进行说明。
137.作为一种选择，三维存储器可包括三维nand存储器和三维nor 存储器中的至少一种。
138.三维存储系统30000可包括三维存储器20000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器32000可
通过通道ch控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道 ch从控制器32000接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。
139.在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储 (ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型 mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。本技术提供的存储系统，由于设置了本技术提供的三维存储器，因而具有与上述三维存储器相同的有益效果，在此不做赘述。
140.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。
141.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的选定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。