多芯片平铺封装结构的制作方法

1.本发明涉及磁传感器技术领域，具体涉及一种多芯片平铺封装结构。


背景技术：

2.电磁兼容性(emc，即electromagnetic compatibility)是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁骚扰的能力。
3.在相关技术领域中，业界为解决抗emc能力，在引线框架中上采用图1所示两个塑封体，其中一个塑封体形成于引线框架的载片区并封装有功能芯片，另一个塑封体形成于引线框架的引脚并封装有片式电容。
4.这样，当电磁干扰从电源端和功能芯片自身引入时，在电源和地之间引入该片式电容可以起到电气滤波的作用，从而可以提高该封装结构对应器件的抗emc能力。


技术实现要素：

5.针对现有技术中的问题，本发明的目的在于提供一种多芯片平铺封装结构，能够降低功能芯片的信号延迟。
6.本发明实施例提供一种多芯片平铺封装结构，其包括：
7.引线框架，具有载片区及从载片区延伸的引脚；
8.形成于载片区的塑封体，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和半导体电容在载片区上呈平铺分布。
9.可选地，半导体电容的引线及功能芯片的引线均封装于塑封体内，并与相应的引脚电连接。
10.可选地，在功能芯片与半导体电容之间形成有间隙，功能芯片和半导体电容中至少一个的引线位于间隙内。
11.可选地，半导体电容的一个极板与电源引脚之间，以及所述半导体电容的另一个极板与接地引脚之间均通过引线键合进行电连接。
12.可选地，功能芯片的电源接入端与电源引脚之间，所述功能芯片的接地端与接地引脚之间均通过引线键合进行电连接。
13.可选地，功能芯片和半导体电容在载片区上的投影无交叠。
14.可选地，引线框架的厚度范围为0.1～1mm。
15.可选地，塑封体厚度在0.5mm到3mm之间。
16.可选地，引线框架为金属材质。
17.本公开实施例还提供一种磁传感器，其形成于上述任一实施例的多芯片平铺封装结构，功能芯片为磁传感器芯片。
18.本发明所提供的多芯片平铺封装结构具有如下优点：
19.多芯片平铺封装结构包括引线框架和塑封体，其中塑封体形成于引线框架的载片区，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和
半导体电容并排铺设在载片区上，并能够与引脚电连接。
20.在本公开实施例中，相比于相关技术中的片式电容，半导体电容体积小，从而能够与功能芯片一起平铺封装在载片区。在这种情况下，半导体电容距离功能芯片较近，这能够大幅降低因封装而产生的电信号延迟，降低多芯片平铺封装结构上的寄生电感，由于寄生电感和延迟的减小，进一步提高了功能芯片的抗emc能力。
附图说明
21.通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
22.图1为现有技术的多芯片平铺封装结构的正面剖视图；
23.图2为本公开一种实施例提供的多芯片平铺封装结构的正面剖视图；
24.图3为本公开一种实施例提供的多芯片平铺封装结构的侧面剖视图；
25.图4是本发明一实施例的多芯片平铺封装结构中封装电路图。
具体实施方式
26.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本技术所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用系统，本技术中的各项细节也可以根据不同观点与应用系统，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。
27.下面以附图为参考，针对本技术的实施例进行详细说明，以便本技术所属技术领域的技术人员能够容易地实施。本技术可以以多种不同形态体现，并不限定于此处说明的实施例。
28.在本技术的表示中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的表示意指结合该实施例或示例表示的具体特征、结构、材料或者特点包括于本技术的至少一个实施例或示例中。而且，表示的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本技术中表示的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
29.此外，术语“第一”、“第二”仅用于表示目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本技术的表示中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
30.为了明确说明本技术，省略与说明无关的器件，对于通篇说明书中相同或类似的构成要素，赋予了相同的参照符号。
31.在通篇说明书中，当说某器件与另一器件“连接”时，这不仅包括“直接连接”的情形，也包括在其中间把其它元件置于其间而“间接连接”的情形。另外，当说某种器件“包括”某种构成要素时，只要没有特别相反的记载，则并非将其它构成要素排除在外，而是意味着可以还包括其它构成要素。
32.当说某器件在另一器件“之上”时，这可以是直接在另一器件之上，但也可以在其之间伴随着其它器件。当对照地说某器件“直接”在另一器件“之上”时，其之间不伴随其它器件。
33.虽然在一些实例中术语第一、第二等在本文中用来表示各种元件，但是这些元件不应当被这些术语限制。这些术语仅用来将一个元件与另一个元件进行区分。例如，第一接口及第二接口等表示。再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“a、b或c”或者“a、b和/或c”意味着“以下任一个：a；b；c；a和b；a和c；b和c；a、b和c”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
34.此处使用的专业术语只用于言及特定实施例，并非意在限定本技术。此处使用的单数形态，只要语句未明确表示出与之相反的意义，那么还包括复数形态。在说明书中使用的“包括”的意义是把特定特性、区域、整数、步骤、作业、要素及/或成份具体化，并非排除其它特性、区域、整数、步骤、作业、要素及/或成份的存在或附加。
35.虽然未不同地定义，但包括此处使用的技术术语及科学术语，所有术语均具有与本技术所属技术领域的技术人员一般理解的意义相同的意义。普通使用的字典中定义的术语追加解释为具有与相关技术文献和当前提示的内容相符的意义，只要未进行定义，不得过度解释为理想的或非常公式性的意义。
36.对相关技术进行分析发现，相应的封装结构采用分离塑封体，虽然能够增强抗emc能力，但是由于片式电容与功能芯片距离较远，使得电信号延迟加长，寄生电感大，影响到功能芯片的性能。
37.而且采用分离塑封体，产品集成度低，产品体积大。另外，双塑封体加工复杂，防潮等级差，产品应用空间处理复杂，限制了终端产品的应用场景等缺陷。再者，采用双塑封体相当于多出一个故障部位，产品可靠性有所下降。
38.因此，本公开实施例所要解决的技术问题是，如何在不降低抗emc 能力的情况下，降低或避免电信号延迟，并能够降低封装体积，提升产品集成度。
39.为了解决相关技术的技术问题，本公开实施例提供一种新的多芯片平铺封装结构，该多芯片平铺封装结构包括引线框架和塑封体，其中塑封体形成于引线框架的载片区，在塑封体内封装有位于载片区上的半导体电容及至少一个功能芯片，其中功能芯片和半导体电容并排铺设在载片区上，并能够与引脚电连接。
40.在本公开实施例中，相比于相关技术中的片式电容，半导体电容体积小，从而能够与功能芯片一起平铺封装在载片区。在这种情况下，半导体电容距离功能芯片较近，这能够大幅降低因封装而产生的电信号延迟，降低多芯片平铺封装结构上的寄生电感，由于寄生电感和延迟的减小，进一步提高了功能芯片的抗emc能力。
41.而且，一体封装降低了封装难度，通过多芯片平铺封装结构的可靠性和防潮能力。
42.再者，封装体积减小，这能够方便业界使用。
43.因此，本公开实施例采用半导体电容在解决上述技术问题方面具有较高可行性。
44.图2为本公开实施例提供的多芯片平铺封装结构的正面剖视图，图3 为本公开实施例提供的多芯片平铺封装结构的侧面剖视图，参考图2和图 3，本多芯片平铺封装结构包括：
45.引线框架10，具有载片区11及从载片区11延伸的引脚12；
46.形成于载片区11的塑封体20，在塑封体20内封装有位于载片区11 上的半导体电容21及至少一个功能芯片22，其中功能芯片22和半导体电容21在载片区11上呈平铺分布。
47.采用如是方案，在一种应用示例中，参考图4，半导体电容21与功能芯片22之间采用并联连接。半导体电容21起到电气滤波的作用，当有电磁干扰从电源端vcc(视为来自外部的emc)和功能芯片(die) (视为来自内部的emc)22自身引入时，电磁干扰可以通过半导体电容 21电气滤波到地gnd而不至于去影响die的工作。
48.在本公开实施例中，半导体电容21为基于硅材料的芯片式电容。
49.半导体电容结构基于标准cmos工艺中无需额外成本即可制作的金属-氧化层-金属(metal-oxide-metal,mom)结构为其优选的实施方式，也就是说，以金属层作为导电材料，并以氧化层作为介电材料而构成的电容器。但是如熟悉半导体制造技术的人所广泛悉知，本发明的核心概念自不一定如实施例中所记载的材料实现，其他各种常见或创新的导电材料或介电材料亦可以用于实现本发明的半导体电容结构。
50.相比于现有技术中片式电容采用金属作极板的方案，半导体电容21 的体积大幅降低，这能够提升本公开实施例一体塑封方案的可行性。
51.在本公开实施例中，功能芯片22和半导体电容21在载片区11上的投影无交叠，这样功能芯片22和半导体电容21平铺分布在载片区11上，均可贴装于载片区11。
52.图2及图3中仅示出一个功能芯片22，此仅为示例，在其他实施例中功能芯片还可以是其他数量，在此不做具体限定。
53.在封装过程中，首先将半导体电容21和功能芯片22并排封装在载片区11，然后对载片区11进行塑封得到塑封体20。
54.其中，功能芯片22和半导体电容21在载片区11上，可通过贴片胶与载片区11粘合在一起。塑封体20可以采用塑封料树脂，用于包装功能芯片22和半导体电容21，并且在塑封料树脂中填充有大量填充料。
55.在相应工艺中，功能芯片22和半导体电容21各自本身外包绝缘材料，或塑封体20材料也具有绝缘性，不会产生相互干扰。
56.本公开实施例提供基于引线框架的芯片-电容平铺封装设计方案，业内首次将芯片+薄形的半导体电容铺贴装在载片区，封装进单一的塑封体内，实现新的多芯片平铺封装结构和一体塑封体的简洁外形。
57.在本公开一种实施例中，半导体电容21的引线及功能芯片22的引线均封装于塑封体20内，并与相应的引脚电连接，此时塑封体20对引线具有保护作用。
58.在一种实施例中，半导体电容21的一个极板与电源引脚之间，以及半导体电容21的另一个极板与接地引脚之间均通过引线键合进行电连接。图2和图3示出了两个引脚12，可以分别用于连接电源端和接地，其中一个引脚为电源引脚，另一个引脚为接地引脚。对于该实施例可以参考图4所示电路图，通过这种电连接方式，半导体电容21能够起到电气滤波作用。
59.在其他可选应用场景中，引线框架可以有其他功能引脚或其他数量的引脚，可根据需要调整引线连接，在此不做限定。
60.在本公开一种实施例中，功能芯片22的电源接入端与电源引脚之间，所述功能芯片22的接地端与接地引脚之间均通过引线键合进行电连接。
61.这样，半导体电容21的引线与功能芯片22的引线之间可以接触或不接触，在此不作限定。
62.在封装过程中，采用引线键合工艺形成半导体电容21的引线及功能芯片22的引线。引线键合(wire bonding)是一种使用细金属线，利用热、压力、超声波能量为使金属引线与载片区11所对应焊盘紧密焊合。
63.在本公开一种实施例中，在功能芯片22与半导体电容21之间形成有间隙，功能芯片22和半导体电容21中至少一个的引线位于间隙内，并连接到引脚12。
64.其中，间隙将为布置引线提供相应空间。功能芯片22和半导体电容 21与引脚12之间的引线可以为铜线或金线。
65.在本公开实施例中，引线框架10的厚度h1范围为为0.1～1mm。其中如果引线框架10的厚度低于0.1，则载片区11将无法有效支撑塑封体 20；而如果引线框架10的厚度高于1mm，会带来成本问题。
66.在本公开一种实施例中，塑封体20厚度h2在0.5mm到3mm之间。通过设置塑封体20的厚度不小于0.5mm，能够对半导体电容21和功能芯片22形成稳定封装，并起到防潮隔离作用。通过设置塑封体20的厚度不大于3mm，能够提供合适的产品集成度。
67.在本公开一种实施例中，引线框架为金属材质。
68.本公开实施例还提供一种磁传感器，该磁传感器形成于上述多芯片平铺封装结构，这样功能芯片为磁传感器芯片。
69.磁传感器是把磁场、电流、应力应变、温度、光等外界因素引起敏感元件磁性能变化转换成电信号，以这种方式来检测相应物理量的器件。磁传感器广泛用于现代工业和电子产品中以感应磁场强度来测量电流、位置、方向等物理参数，也有许多不同类型的传感器用于测量磁场和其他参数。
70.例如，磁传感器被广泛用于工业控制和汽车电子，能够提供新一代汽车级增强抗emc能力的薄形一体封装。
71.其中，该磁传感器的基本单元可以如图2和图3所示多芯片平铺封装结构。在此基础上，还可以增加其他元器件，来组成最终磁传感器的成品。
72.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。