半导体结构的制备方法、半导体结构、存储器和存储系统与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法、半导体结构、存储器以及存储系统。


背景技术：

2.随着电子技术的不断发展，3d nand闪存存储器(3d nand flash)已被应用于越来越多的电子设备中，然而，目前在制备3d nand闪存存储器的过程中，沟道孔的刻蚀难以控制，这将使得沟道孔容易延伸至衬底中，进而会影响存储器的电学性能。


技术实现要素：

3.为了解决上述问题或其他问题，本发明提供了以下技术方案。
4.第一方面，本发明提供了一种半导体结构的制备方法，所述制备方法包括：
5.在衬底上依次形成第一堆叠结构以及第二堆叠结构；以及，
6.以所述第一堆叠结构为停止层，形成沿第一方向穿过所述第二堆叠结构并延伸至所述第一堆叠结构中的沟道结构；
7.其中，在刻蚀所述第二堆叠结构的环境下，所述第一堆叠结构具有第一刻蚀速率，所述第二堆叠结构具有第二刻蚀速率，所述第一刻蚀速率不大于所述第二刻蚀速率。
8.根据本发明一实施例的制备方法，其中，所述第一堆叠结构以及所述第二堆叠结构的材料相同。
9.根据本发明一实施例的制备方法，其中，所述第一堆叠结构包括多个第一绝缘层和多个第一牺牲层，所述第二堆叠结构包括多个第二绝缘层和多个第二牺牲层，其中：
10.所述第一绝缘层和所述第一牺牲层具有第一厚度，所述第二绝缘层和所述第二牺牲层具有第二厚度，所述第一厚度大于所述第二厚度。
11.根据本发明一实施例的制备方法，其中，在所述以所述第一堆叠结构为停止层，形成沿第一方向穿过所述第二堆叠结构并延伸至所述第一堆叠结构中的沟道结构的步骤之后，还包括：
12.形成沿所述第一方向在所述第二堆叠结构中延伸的栅缝隙开口；以及，
13.将所述第二堆叠结构的多个第二牺牲层置换为多个栅极层。
14.根据本发明一实施例的制备方法，其中，在所述将所述第二堆叠结构的多个第二牺牲层置换为多个栅极层的步骤之后，还包括：
15.去除所述衬底和所述第一堆叠结构；以及，
16.在所述第二堆叠结构上形成共源极层。
17.根据本发明一实施例的制备方法，其中，所述第一堆叠结构和所述第二堆叠结构具有交界面，所述栅缝隙开口沿所述第一方向延伸至所述第一堆叠结构或所述衬底，在所述将所述第二堆叠结构的多个第二牺牲层置换为多个栅极层的步骤之前，还包括：
18.在所述栅缝隙开口中形成保护结构，其中，所述保护结构具有顶面，所述顶面与所
述交界面切齐。
19.根据本发明一实施例的制备方法，其中，所述在所述第二堆叠结构上形成共源极层的步骤之前，还包括：
20.去除所述保护结构。
21.根据本发明一实施例的制备方法，其中，所述第一堆叠结构和所述第二堆叠结构具有交界面，所述栅缝隙开口沿所述第一方向延伸至所述第一堆叠结构或所述衬底，在所述将所述第二堆叠结构的多个第二牺牲层置换为多个栅极层的步骤之前，还包括：
22.在所述栅缝隙开口中形成保护结构，其中，所述保护结构具有顶面，所述顶面高于所述交界面。
23.根据本发明一实施例的制备方法，其中，所述在所述第二堆叠结构上形成共源极层的步骤之前，还包括：
24.去除所述保护结构以及位于所述顶面和所述交界面之间的所述第二堆叠结构。
25.根据本发明一实施例的制备方法，其中，所述在所述栅缝隙开口中形成保护结构的步骤，具体包括：
26.在所述栅缝隙开口的底部和侧壁沉积介质材料，以形成保护结构。
27.根据本发明一实施例的制备方法，其中，所述在所述栅缝隙开口的底部和侧壁沉积介质材料，以形成保护结构的步骤之后，还包括：
28.以酸性液体清洗所述侧壁，以去除所述侧壁上的所述介质材料。
29.根据本发明一实施例的制备方法，其中，所述第一堆叠结构和所述第二堆叠结构具有交界面，所述栅缝隙开口具有底面，所述底面与所述交界面切齐。
30.根据本发明一实施例的制备方法，其中，所述第一堆叠结构和所述第二堆叠结构具有交界面，所述栅缝隙开口具有底面，所述底面高于所述交界面。
31.根据本发明一实施例的制备方法，其中，所述在所述第二堆叠结构上形成共源极层的步骤之前，还包括：
32.去除位于所述底面和所述交界面之间的所述第二堆叠结构。
33.根据本发明一实施例的制备方法，其中，在所述将所述第二堆叠结构的多个第二牺牲层置换为多个栅极层的步骤之后，还包括：
34.在所述栅缝隙开口中依次沉积绝缘侧壁和中间层，以形成栅缝隙结构。
35.第二方面，本发明提供了一种半导体结构，所述半导体结构包括：
36.存储堆叠结构，具有相对的第一表面和第二表面；
37.沟道结构，包括在第一方向上由外至内设置的功能层和沟道层，且所述功能层和所述沟道层沿所述第一方向从所述第二表面贯穿所述存储堆叠结构至所述第一表面；以及，
38.共源极层，设置于所述第一表面上，并与所述沟道层相接触。
39.根据本发明一实施例的半导体结构，其中，所述沟道结构具有远离所述第一表面的端部表面，所述端部表面与所述第二表面切齐。
40.第三方面，本发明提供了一种存储器，包括：
41.如上述任一项所述的半导体结构；以及，
42.外围电路，与所述半导体结构电连接。
43.第四方面，本发明提供了一种存储系统，包括：
44.如上所述的存储器；以及，
45.控制器，与所述存储器电连接，用以控制所述存储器。
46.本发明的有益效果为：本发明提供了一种半导体结构的制备方法、半导体结构、存储器和存储系统，其中，半导体结构的制备方法包括：在衬底上依次形成第一堆叠结构以及第二堆叠结构，之后，以第一堆叠结构为停止层，形成沿第一方向穿过第二堆叠结构并延伸至第一堆叠结构中的沟道结构，其中，在刻蚀第二堆叠结构的环境下，第一堆叠结构具有第一刻蚀速率，第二堆叠结构具有第二刻蚀速率，第一刻蚀速率不大于第二刻蚀速率，本发明提供的半导体结构的制备方法，通过在第二堆叠结构的下方设置第一堆叠结构，并且，该第一堆叠结构在刻蚀第二堆叠结构的环境下不易被刻蚀，因此，当以第一堆叠结构作为形成沟道结构的过程中的刻蚀停止层时，可以保证在刻蚀形成沟道结构的沟道孔时，沟道孔的底部可以处于作为刻蚀停止层的第一堆叠结构中。
附图说明
47.为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
48.图1是一些实施例中的半导体结构的剖面结构示意图。
49.图2是根据本发明而成的第一实施例所提供的半导体结构的制备方法的流程示意图。
50.图3是根据本发明而成的第一实施例所提供的半导体结构的制备方法的进一步流程示意图。
51.图4a至图4h是根据本发明而成的第一实施例所提供的半导体结构的制备方法的工艺流程示意图。
52.图5是根据本发明而成的第二实施例所提供的半导体结构的制备方法的流程示意图。
53.图6a至图6c是根据本发明而成的第二实施例所提供的半导体结构的制备方法的部分工艺流程示意图。
54.图7是根据本发明而成的第三实施例所提供的半导体结构的制备方法的流程示意图。
55.图8a至图8c是根据本发明而成的第三实施例所提供的半导体结构的制备方法的部分工艺流程示意图。
56.图9是根据本发明而成的实施例所提供的半导体结构的剖面结构示意图。
57.图10是根据本发明而成的实施例所提供的存储器的结构示意图。
58.图11是根据本发明而成的实施例所提供的存储系统的结构示意图。
具体实施方式
59.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
60.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
61.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
62.在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
63.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
64.请参阅图1，图1示出了一些实施例中的半导体结构100’的剖面结构示意图，如图1所示，在一些实施例中，会在堆叠结构130’的下方设置停止结构120’，以保证在形成沟道结构140’的过程中具有足够的刻蚀工艺窗口。
65.具体的，停止结构120’包括多个停止层(未标示)，且可以选用多晶硅(poly)或氧化物(oxide)作为停止层的材料，但是，在这些实施例中，如图1所示，在形成沟道结构140’的沟道孔(未标示)的过程中，往往会出现由于刻蚀溶液刻蚀多晶硅和氧化物的速度很快，导致在刻蚀工艺结束后，沟道孔的底部无法位于停止结构120’中的情况。
66.需要说明的是，若沟道孔的底部延伸至衬底110’中，那么，在后续去除衬底110’以及停止结构120’的过程中，会对沟道结构140’造成损伤，导致沟道结构140’的电性受到影响。
67.基于此，本发明提供了一种半导体结构100的制备方法，可以解决上文所述的在刻
蚀形成沟道结构的沟道孔时所产生的问题。
68.请参阅图2以及图4a至图4h，图2示出了根据本发明而成的第一实施例所提供的半导体结构100的制备方法的流程示意图，图4a至图4h示出了根据本发明而成的第一实施例所提供的半导体结构100的制备方法的工艺流程示意图。
69.如图2以及图4a所示，根据本发明而成的第一实施例所提供的半导体结构100的制备方法，包括以下工艺步骤：
70.堆叠结构形成步骤s101：在衬底110上依次形成第一堆叠结构120以及第二堆叠结构130；
71.沟道结构形成步骤s102：以第一堆叠结构120为停止层，形成沿第一方向x穿过第二堆叠结构130并延伸至第一堆叠结构120中的沟道结构140，其中，在刻蚀第二堆叠结构130的环境下，第一堆叠结构120具有第一刻蚀速率，第二堆叠结构130具有第二刻蚀速率，第一刻蚀速率不大于第二刻蚀速率。
72.需要说明的是，在本发明实施例中，由于第一堆叠结构120在刻蚀第二堆叠结构130的环境下不易被刻蚀，因此，在形成沟道结构140的过程中，可以保证沟道结构140的底部可以处于第一堆叠结构120中，有效地避免了沟道结构140的底部延伸至衬底110中，从而，保证了后续工艺步骤不会对沟道结构140的电学性能造成影响。
73.进一步地，请继续参阅图4a，在本实施例中，第一堆叠结构120和第二堆叠结构130的材料相同。具体的，第一堆叠结构120包括多个第一绝缘层121和多个第一牺牲层122，第二堆叠结构130包括多个第二绝缘层131和多个第二牺牲层132，其中，第一绝缘层121和第二绝缘层131的材料相同，第一牺牲层122和第二牺牲层132的材料相同。
74.需要说明的是，在本实施例中，由于使用了与第二堆叠结构130的材料相同的第一堆叠结构120作为在形成沟道结构140的过程中的刻蚀停止层，因此可以通过控制刻蚀第一堆叠结构120以及第二堆叠结构130的层数，来保证在刻蚀形成沟道结构140的沟道孔(图中未示出)时，沟道孔的底部可以准确地处于作为刻蚀停止层的第一堆叠结构120中。
75.进一步地，在根据本发明而成的其他实施例中，第一堆叠结构120也可以选用例如高介电常数(high-k)的材料，具体的，高介电常数材料在刻蚀第二堆叠结构130的环境下不易被刻蚀。
76.进一步地，请继续参阅图4a，在一种实施例中，上文所述的第一绝缘层121和第一牺牲层122具有第一厚度t1，并且，上文所述的第二绝缘层131和第二牺牲层132具有第二厚度t2。
77.需要说明的是，在对第一堆叠结构120以及第二堆叠结构130进行刻蚀以形成沟道结构140的沟道孔时，为了保证沟道孔的底部不会延伸至衬底110中，较佳的，可以控制上述第一厚度t1大于上述第二厚度t2，从而保证在进行刻蚀的过程中，沟道孔的底部具有足够的着陆空间，也即，通过使第一堆叠结构120具有较大的总厚度(多个第一绝缘层121与多个第一牺牲层122的厚度之和)，来保证沟道孔的底部可以在第一堆叠结构120中延伸并最终停止于第一堆叠结构120中。
78.进一步地，在根据本发明而成的实施例所提供的半导体结构100的制备方法中，在上述沟道结构形成步骤s102完成之后，还可以包括例如以下的步骤：
79.形成沿第一方向x在第二堆叠结构130中延伸的栅缝隙开口150’；
80.将第二堆叠结构130的多个第二牺牲层132置换为多个栅极层133。
81.需要说明的是，由于第一堆叠结构120是作为形成沟道结构140时的停止层，并且，在进行上述置换工艺时，由于第一堆叠结构120中没有作为支撑的结构，若将第一堆叠结构120中的第一牺牲层122也置换成栅极结构，会导致半导体结构100坍塌，因此，在将第二堆叠结构130的多个第二牺牲层132置换为多个栅极层133的过程中，不需要且不能将第一堆叠结构120的第一牺牲层122置换成栅极结构。并且，需要说明的是，若栅缝隙开口150’沿第一方向x延伸至第一堆叠结构120或衬底110中时，需要在栅缝隙开口150’中形成保护第一堆叠结构120的第一牺牲层122不会被置换成栅极结构的结构。
82.例如，请参阅图3，图3示出了根据本发明而成的第一实施例所提供的半导体结构100的制备方法的进一步流程示意图。
83.如图3以及图4b至图4h所示，根据本发明而成的第一实施例所提供的半导体结构100的制备方法，具体可以包括以下工艺步骤：
84.堆叠结构形成步骤s101：在衬底110上依次形成第一堆叠结构120以及第二堆叠结构130，其中，第一堆叠结构120和第二堆叠结构130的材料相同，且具有交界面s1；
85.沟道结构形成步骤s102：以第一堆叠结构120为停止层，形成沿第一方向x穿过第二堆叠结构130并延伸至第一堆叠结构120中的沟道结构140；
86.栅缝隙开口形成步骤s103：形成沿第一方向x延伸至衬底110的栅缝隙开口150’；
87.保护结构形成步骤s104：在栅缝隙开口150’的底部和侧壁沉积介质材料，以形成保护结构160，其中，保护结构160具有顶面s3，顶面s3与交界面s1切齐；
88.清洗步骤s105：以酸性液体清洗侧壁，以去除侧壁上的介质材料；
89.置换步骤s106：将第二堆叠结构130的多个第二牺牲层132置换为多个栅极层133；
90.栅缝隙结构形成步骤s107：在栅缝隙开口150’中依次沉积绝缘侧壁151和中间层152，以形成栅缝隙结构150；
91.去除步骤s108：去除衬底110、第一堆叠结构120以及保护结构160；
92.共源极层形成步骤s109：在第二堆叠结构130上形成共源极层170。
93.需要说明的是，上述保护结构160的材料包括氧化物，在保护结构形成步骤s104中，会有一些氧化物形成在栅缝隙开口150’的侧壁上，因此，需要进行上述清洗步骤s105，以去除栅缝隙开口150’的侧壁上的氧化物，从而保证进行后续置换步骤s106时，工艺窗口的清洁性。
94.进一步地，由于沟道结构140中具有沟道层(图4a中未标示)，因此，如图4f所示，上述中间层152的材料可以选用多晶硅(poly)和钨(w)其中至少之一，以平衡沟道结构140中的沟道层所产生的应力。
95.需要说明的是，在本实施例中，可以采用例如化学机械研磨(chemical mechanical polish，cmp)的方式进行上述去除步骤s108。
96.进一步地，在根据本发明而成的其他实施例中，也可以以例如“在沟道结构的底部生长外延层”或“在沟道结构的侧壁生长外延层”的方式形成如本实施例中的共源极层170同样功能的结构。
97.根据前述实施例，根据本发明而成的第一实施例提供了一种半导体结构100的制备方法，包括：在衬底110上依次形成第一堆叠结构120以及第二堆叠结构130，其中，第一堆
叠结构120和第二堆叠结构130的材料相同，且具有交界面s1，以第一堆叠结构120为停止层，形成沿第一方向x穿过第二堆叠结构130并延伸至第一堆叠结构120中的沟道结构140，形成沿第一方向x延伸至衬底110的栅缝隙开口150’，在栅缝隙开口150’的底部和侧壁沉积介质材料，以形成保护结构160，其中，保护结构160具有顶面s3，顶面s3与交界面s1切齐，以酸性液体清洗侧壁，以去除侧壁上的介质材料，将第二堆叠结构130的多个第二牺牲层132置换为多个栅极层133，在栅缝隙开口150’中依次沉积绝缘侧壁151和中间层152，以形成栅缝隙结构150，去除衬底110、第一堆叠结构120以及保护结构160，之后，在第二堆叠结构130上形成共源极层170，根据本发明而成的第一实施例所提供的半导体结构100的制备方法，通过使用与第二堆叠结构130的材料相同的第一堆叠结构120作为在形成沟道结构140的过程中的刻蚀停止层，可以保证在刻蚀形成沟道结构140的沟道孔时，沟道孔的底部可以处于作为刻蚀停止层的第一堆叠结构120中。
98.请参阅图5以及图6a至图6c，图5示出了根据本发明而成的第二实施例所提供的半导体结构200的制备方法的流程示意图，图6a至图6c示出了根据本发明而成的第二实施例所提供的半导体结构200的制备方法的部分工艺流程示意图。
99.如图5以及图6a至图6c所示，该第二实施例与第一实施例的工艺步骤大致相同，具体可以包括：
100.堆叠结构形成步骤s201：在衬底210上依次形成第一堆叠结构220以及第二堆叠结构230，其中，第一堆叠结构220和第二堆叠结构230的材料相同，且具有交界面s1；
101.沟道结构形成步骤s202：以第一堆叠结构220为停止层，形成沿第一方向x穿过第二堆叠结构230并延伸至第一堆叠结构220中的沟道结构240；
102.栅缝隙开口形成步骤s203：形成沿第一方向x延伸至衬底210的栅缝隙开口250’；
103.保护结构形成步骤s204：在栅缝隙开口250’的底部和侧壁沉积介质材料，以形成保护结构260，其中，保护结构260具有顶面s3，顶面s3高于交界面s1；
104.清洗步骤s205：以酸性液体清洗侧壁，以去除侧壁上的介质材料；
105.置换步骤s206：将第二堆叠结构230的多个第二牺牲层232置换为多个栅极层233；
106.栅缝隙结构形成步骤s207：在栅缝隙开口250’中依次沉积绝缘侧壁251和中间层252，以形成栅缝隙结构250；
107.去除步骤s208：去除衬底210、第一堆叠结构220、保护结构260，以及位于顶面s3和交界面s1之间的第二堆叠结构230；
108.共源极层形成步骤s209：在第二堆叠结构230上形成共源极层270。
109.具体的，与上文所述的第一实施例相同的是，在本实施例中，第一堆叠结构220包括多个第一绝缘层221和多个第一牺牲层222，第二堆叠结构230包括多个第二绝缘层231和多个第二牺牲层232，其中，第一绝缘层221和第二绝缘层231的材料相同，第一牺牲层222和第二牺牲层232的材料相同。
110.需要说明的是，如图6a所示，与上文所述的第一实施例所不同的是，在本实施例中的保护结构形成步骤s204中形成的保护结构260，其顶面s3并不是如第一实施例一样与与交界面s1切齐，而是高于交界面s1，这就导致在置换步骤s206中，如图6b所示，处于顶面s3和交界面s1之间的第二牺牲层232’并不会被置换为栅极层233，因此，在去除步骤s208中，如图6c所示，除了需要去除衬底210、第一堆叠结构220以及保护结构260，还需要去除位于
顶面s3和交界面s1之间的第二堆叠结构230，也即，如图6c所示，去除位于顶面s3和交界面s1之间的第二绝缘层231’以及第二牺牲层232’。
111.请参阅图7以及图8a至图8c，图7示出了根据本发明而成的第三实施例所提供的半导体结构300的制备方法的流程示意图，图8a至图8c示出了根据本发明而成的第三实施例所提供的半导体结构300的制备方法的部分工艺流程示意图。
112.如图7以及图8a至图8c所示，该第三实施例与第一实施例的工艺步骤大致相同，具体可以包括：
113.堆叠结构形成步骤s301：在衬底310上依次形成第一堆叠结构320以及第二堆叠结构330，其中，第一堆叠结构320和第二堆叠结构330的材料相同，且具有交界面s1；
114.沟道结构形成步骤s302：以第一堆叠结构320为停止层，形成沿第一方向x穿过第二堆叠结构330并延伸至第一堆叠结构320中的沟道结构340；
115.栅缝隙开口形成步骤s303：形成沿第一方向x在第二堆叠结构330中延伸的栅缝隙开口350’，其中，栅缝隙开口350’具有底面s2，底面s2高于交界面s1；
116.置换步骤s304：将第二堆叠结构330的多个第二牺牲层332置换为多个栅极层333；
117.栅缝隙结构形成步骤s305：在栅缝隙开口350’中依次沉积绝缘侧壁351和中间层352，以形成栅缝隙结构350；
118.去除步骤s306：去除衬底310、第一堆叠结构320，以及位于底面s2和交界面s1之间的第二堆叠结构330；
119.共源极层形成步骤s307：在第二堆叠结构330上形成共源极层370。
120.具体的，与上文所述的第一实施例相同的是，在本实施例中，第一堆叠结构320包括多个第一绝缘层321和多个第一牺牲层322，第二堆叠结构330包括多个第二绝缘层331和多个第二牺牲层332，其中，第一绝缘层321和第二绝缘层331的材料相同，第一牺牲层322和第二牺牲层332的材料相同。
121.需要说明的是，如图8a所示，与上文所述的第一实施例所不同的是，在本实施例中的栅缝隙开口形成步骤s303中所形成的栅缝隙开口350’，其底面s2并未如第一实施例一样延伸至衬底310中，而是只在第二堆叠结构330中进行延伸，其底面s2高于交界面s1，因此，在本实施例中，无需在栅缝隙开口350’中形成保护结构，相应的，如图8b所示，在置换步骤s304中，处于底面s2和交界面s1之间的第二牺牲层332’并不会被置换为栅极层333，因此，在去除步骤s306中，如图8c所示，除了需要去除衬底210和第一堆叠结构220，还需要去除位于底面s2和交界面s1之间的第二堆叠结构330，也即，如图8c所示，去除位于底面s2和交界面s1之间的第二绝缘层331’以及第二牺牲层332’。
122.请参阅图9，图9示出了根据本发明而成的实施例提供的半导体结构400的剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
123.如图9所示，该半导体结构400包括：存储堆叠结构410、沟道结构420以及共源极层430，其中，存储堆叠结构410具有相对的第一表面a1和第二表面a2，沟道结构420包括在第一方向x上由外至内设置的功能层421和沟道层422，且功能层421和沟道层422沿第一方向x从第二表面a2贯穿存储堆叠结构410至第一表面a1，共源极层430设置于第一表面a1上，并与沟道层422相接触。
124.具体的，在本发明实施例中，沟道结构420具有远离第一表面a1的端部表面(图中未标示)，端部表面与第二表面a2切齐。
125.需要说明的是，通过上文所述的第一至第三实施例所提供的制备方法，均可以形成该半导体结构400。
126.请参阅图10，图10示出了根据本发明而成的实施例所提供的存储器500的结构示意图。其中，该存储器500可以是例如3d nand、3d nor存储器的三维存储器。
127.具体的，存储器500包括半导体结构501和外围电路502，其中，半导体结构501可以为上述实施例中的半导体结构100，外围电路502可以为互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)电路。外围电路502与半导体结构501电连接，以与半导体结构501进行信号传输。外围电路502可用于逻辑运算以及通过金属连线控制和检测上述半导体结构501中各存储单元的开关状态，实现数据的存储和读取等操作。
128.请参阅图11，图11示出了根据本发明而成的实施例所提供的存储系统600的结构示意图。其中，存储系统600包括存储器601和控制器602，存储器601可以是上述任意实施例中的存储器，该存储器601可以包括上述半导体结构，该控制器602与存储器601电连接，用于控制存储器601进行数据等操作，存储器601可基于控制器602的控制而执行存储数据的操作。
129.在一些实施方式中，存储系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
130.除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
131.综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。