一种高宽带低插入损耗的SiGe数字步进衰减器的制作方法

一种高宽带低插入损耗的sige数字步进衰减器
技术领域
1.本实用新型涉及一种高宽带低插入损耗的sige数字步进衰减器，属于电子元件技术领域。


背景技术：

2.许多开关型数字步进衰减器是使用以cmos技术实现的开关。通常，在开关型数字步进衰减器的设计中，由于实际晶体管不可避免的导通电阻，在最小衰减状态下的插入损耗在很大程度上取决于串联开关的数量。此外，在高频状态下，由这些晶体管引起的寄生并联电容通常会增加更多的插入损耗。因此，对于宽带电路，寄生并联电容变得与通态电阻一样重要。
3.由于其垂直物理结构的寄生并联电容很小，sige异质结双极晶体管(heterojunction bipolar transistor，hbt)显示出作为射频开关的良好性能。但是，当前已有的电路结构无法充分利用sige hbt提供的小寄生并联电容。


技术实现要素：

4.本实用新型的目的在于提供一种高宽带低插入损耗的sige数字步进衰减器，可以解决传统的电路结构无法充分利用sige hbt提供的小寄生并联电容的问题。
5.为达到上述目的，本实用新型提供如下技术方案：
6.一种高宽带低插入损耗的sige数字步进衰减器，包括主电路以及连接在所述主电路上的低衰减单元和高衰减单元，所述低衰减单元和所述高衰减单元具有若干个，若干个所述低衰减单元与若干个所述高衰减单元交替分布，所述低衰减单元采用简化的t型衰减单元，所述高衰减单元采用π型衰减单元。
7.进一步地，所述sige数字步进衰减器为六位数控衰减器，所述六位数控衰减器包括0.5db低衰减单元、1db低衰减单元、2db低衰减单元、4db高衰减单元、8db高衰减单元和16db高衰减单元。
8.进一步地，所述简化的t型衰减单元包括sige异质结双极晶体管q1、电阻r1和电阻r2；
9.所述sige异质结双极晶体管q1的基极连接所述电阻r1的一端，所述电阻r1的另一端连接所述简化的t型衰减单元的电源输入端ctrl；所述sige异质结双极晶体管q1的集电极连接所述电阻r2的一端，所述电阻r2的另一端接地；所述sige异质结双极晶体管q1的发射极连接所述主电路。
10.进一步地，所述π型衰减单元包括sige异质结双极晶体管q2～q5，电阻r3～r8；所述电阻r8连接在所述主电路上；
11.所述sige异质结双极晶体管q2的基极和所述sige异质结双极晶体管q3的基极之间串联所述电阻r3和所述电阻r4，所述电阻r3和所述电阻r4之间连接所述π型衰减单元的电源输入端ctrl；
12.所述sige异质结双极晶体管q2的发射极连接所述电阻r8的一端、所述sige异质结双极晶体管q4的发射极、所述sige异质结双极晶体管q5的集电极，所述sige异质结双极晶体管q2的集电极连接所述电阻r6的一端，所述电阻r6的另一端接地；
13.所述sige异质结双极晶体管q3的发射极连接所述电阻r8的另一端、所述sige异质结双极晶体管q4的集电极、所述sige异质结双极晶体管q5的发射极，所述sige异质结双极晶体管q3的集电极连接所述电阻r7的一端，所述电阻r7的另一端接地；
14.所述sige异质结双极晶体管q4的基极和所述sige异质结双极晶体管q5的基极相连，并连接所述电阻r5的一端，所述电阻r5的另一端连接所述π型衰减单元的电源输入端ctrl。
15.进一步地，当所述π型衰减单元为16db高衰减单元时，所述电阻r8包括相互串联的电阻r8a和电阻r8b，所述16db高衰减单元包括电容c1，所述电容c1的一端连接在所述电阻r8a和所述电阻r8b之间，另一端接地。
16.进一步地，所述π型衰减单元还包括电容c2和电容c3，所述sige异质结双极晶体管q4的发射极和所述sige异质结双极晶体管q5的集电极相连，并连接所述电容c2的一端，所述电容c2的另一端接地；所述sige异质结双极晶体管q4的集电极和所述sige异质结双极晶体管q5的发射极相连，并连接所述电容c3的一端，所述电容c3的另一端接地。
17.进一步地，当所述简化的t型衰减单元为所述1db低衰减单元和/或所述2db低衰减单元时，所述1db低衰减单元和/或所述2db低衰减单元包括电阻r11，所述电阻r11的一端与所述sige异质结双极晶体管q1的发射极连接，另一端接地。
18.进一步地，所述sige数字步进衰减器还包括虚拟低衰减单元，所述虚拟低衰减单元位于所述主电路的输入端或者输出端，所述虚拟低衰减单元与所述低衰减单元相对设置。
19.进一步地，所述虚拟低衰减单元包括sige异质结双极晶体管q6、电阻r9和电阻r10；
20.所述sige异质结双极晶体管q6的基极连接所述电阻r9的一端，所述电阻r9的另一端接地；所述sige异质结双极晶体管q6的集电极连接所述电阻r10的一端，所述电阻r10的另一端接地；所述sige异质结双极晶体管q6的发射极连接所述主电路。
21.本实用新型的有益效果在于：提供了一种高宽带低插入损耗的sige数字步进衰减器，包括主电路以及连接在主电路上的若干个低衰减单元和若干个高衰减单元，若干个低衰减单元与若干个高衰减单元交替分布，低衰减单元采用简化的t型衰减单元，高衰减单元采用π型衰减单元；可以解决传统的电路结构无法充分利用sige hbt提供的小寄生并联电容问题，使得衰减器具有较高的工作带宽，满足了dc至60ghz带宽下的工作需求；且由于简化的t型衰减单元与π型衰减单元交替分布，使得衰减器具有较好的对称性，可以实现双向衰减器的效果。
22.上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，并可依照说明书的内容予以实施，以下以本实用新型的较佳实施例并配合附图详细说明如后。
附图说明
23.图1为本技术中一种高宽带低插入损耗的sige数字步进衰减器的电路结构图；
24.图2为本技术中π型衰减单元的其中一种电路结构图。
25.100-sige数字步进衰减器，10-主电路，11-输入端，12-输出端，20-低衰减单元，21-0.5db低衰减单元，22-1db低衰减单元，23-2db低衰减单元，30-高衰减单元，31-4db高衰减单元，32-8db高衰减单元，33-16db高衰减单元，40-虚拟低衰减单元。
具体实施方式
26.下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。
27.下面结合附图和实施例，对本技术的具体实施方式作进一步详细描述。以下实施例用于说明本技术，但不用来限制本技术的范围。
28.在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术保护范围的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。
29.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本技术中的具体含义。
30.请结合图1和图2，图1为本技术中一种高宽带低插入损耗的sige数字步进衰减器的电路结构图，图2为本技术中π型衰减单元的其中一种电路结构图。
31.本技术一较佳实施例提供了一种高宽带低插入损耗的sige数字步进衰减器100，包括主电路10以及连接在主电路10上的低衰减单元20和高衰减单元30。其中，低衰减单元20和高衰减单元30具有若干个，若干个低衰减单元20与若干个高衰减单元30交替分布。在本实施例中，低衰减单元20采用简化的t型衰减单元，高衰减单元30采用π型衰减单元。
32.sige数字步进衰减器100还包括虚拟低衰减单元40，虚拟低衰减单元40位于主电路10的输入端11或者输出端12，虚拟低衰减单元40与低衰减单元20相对设置。如此设置，使得该sige数字步进衰减器100可以从任意端输入大功率，从而实现了双向衰减器的效果。
33.虚拟低衰减单元40包括sige异质结双极晶体管q6、电阻r9和电阻r10。sige异质结双极晶体管q6的基极连接电阻r9的一端，电阻r9的另一端接地，sige异质结双极晶体管q6的集电极连接电阻r10的一端，电阻r10的另一端接地，sige异质结双极晶体管q6的发射极连接主电路。
34.在本实施例中，sige数字步进衰减器100为六位数控衰减器。该六位数控衰减器具
体包括0.5db低衰减单元21、1db低衰减单元22、2db低衰减单元23、4db高衰减单元31、8db高衰减单元32和16db高衰减单元33。在一个示例中，该六位数控衰减器中衰减单元的级联顺序为0.5db低衰减单元21、8db高衰减单元32、2db低衰减单元23、16db高衰减单元33、1db低衰减单元22、4db高衰减单元31以及与0.5db低衰减单元21对称设置的虚拟低衰减单元40。在这里，该虚拟低衰减单元40的衰减量为0.5db。
35.简化的t型衰减单元包括sige异质结双极晶体管q1、电阻r1和电阻r2。sige异质结双极晶体管q1的基极连接电阻r1的一端，电阻r1的另一端连接简化的t型衰减单元的电源输入端ctrl。sige异质结双极晶体管q1的集电极连接电阻r2的一端，电阻r2的另一端接地。sige异质结双极晶体管q1的发射极连接主电路。
36.需要说明的是，当简化的t型衰减单元为1db低衰减单元22和/或2db低衰减单元23时，1db低衰减单元22和/或2db低衰减单元23还包括电阻r11，电阻r11的一端与sige异质结双极晶体管q1的发射极连接，另一端接地。通过优化电阻r11的阻值，保证sige异质结双极晶体管q1在导通状态下处于饱和操作模式，并且sige异质结双极晶体管q1的集电极/发射极电压最小，同时降低了射频信号的泄露。在本实施例中，优化后的电阻r11的阻值为1kω。
37.π型衰减单元包括sige异质结双极晶体管q2～q5，电阻r3～r8，电阻r8连接在主电路10上。sige异质结双极晶体管q2的基极和sige异质结双极晶体管q3的基极之间串联电阻r3和电阻r4，电阻r3和电阻r4之间连接π型衰减单元的电源输入端ctrl。sige异质结双极晶体管q2的发射极连接电阻r8的一端、sige异质结双极晶体管q4的发射极、sige异质结双极晶体管q5的集电极，sige异质结双极晶体管q2的集电极连接电阻r6的一端，电阻r6的另一端接地。sige异质结双极晶体管q3的发射极连接电阻r8的另一端、sige异质结双极晶体管q4的集电极、sige异质结双极晶体管q5的发射极，sige异质结双极晶体管q3的集电极连接电阻r7的一端，电阻r7的另一端接地。sige异质结双极晶体管q4的基极和sige异质结双极晶体管q5的基极相连，并连接电阻r5的一端，电阻r5的另一端连接π型衰减单元的电源输入端ctrl。
38.当π型衰减单元为16db高衰减单元33时，电阻r8包括相互串联的电阻r8a和电阻r8b，16db高衰减单元33包括电容c1，电容c1的一端连接在电阻r8a和电阻r8b之间，另一端接地。由于衰减量增加到16db，进而电阻r8的阻值也增加，导致器件对高频信号呈现低阻抗状态，进而使得信号泄露，衰减量减少。在本实施例中，通过将电阻r8拆分成相互串联的电阻r8a和电阻r8b，在电阻r8a和电阻r8b之间串联电容c1，来保证在高频下的相对衰减。
39.π型衰减单元还包括电容c2和电容c3，sige异质结双极晶体管q4的发射极和sige异质结双极晶体管q5的集电极相连，并连接电容c2的一端，电容c2的另一端接地。sige异质结双极晶体管q4的集电极和sige异质结双极晶体管q5的发射极相连，并连接电容c3的一端，电容c3的另一端接地。需要说明的是，该电容c2和电容c3分别为sige异质结双极晶体管q4和sige异质结双极晶体管q5的寄生电容，通过将sige异质结双极晶体管q4和sige异质结双极晶体管q5设置成反平行结构，使得寄生电容c3和c4分布在sige异质结双极晶体管q4和sige异质结双极晶体管q5的两端，呈现相同的阻抗。
40.需要说明的是，由于电阻r1、电阻r3、电阻r4和电阻r5分别与sige异质结双极晶体管q1～q5的基极相连，通过优化电阻r1、电阻r3、电阻r4和电阻r5的阻值，进而减小电流的大小，从而实现低功耗。
41.综上，本技术提供了一种高宽带低插入损耗的sige数字步进衰减器，包括主电路以及连接在主电路上的若干个低衰减单元和若干个高衰减单元，若干个低衰减单元与若干个高衰减单元交替分布，低衰减单元采用简化的t型衰减单元，高衰减单元采用π型衰减单元；可以解决传统的电路结构无法充分利用sige hbt提供的小寄生并联电容问题，使得衰减器具有较高的工作带宽，满足了dc至60ghz带宽下的工作需求；且由于简化的t型衰减单元与π型衰减单元交替分布，使得衰减器具有较好的对称性，可以实现双向衰减器的效果。
42.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
43.以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。