具有低特征导通电阻的SiC VDMOSFET结构及其制造方法
【技术领域】
[0001]本发明所属半导体技术领域，特别涉及一种在高温、高频、中高压电力电子等领域中有重要作用的SiC VDMOSFET结构及其制造方法。
【背景技术】
[0002]长久以来，Si材料一直在半导体领域占据着主导地位，并应用于高温、高频电路当中。但随着技术的进步和应用领域的扩展，Si基器件越来越难以胜任更苛刻的环境和更高性能的要求，于是人们把目光转向宽禁带半导体。SiC材料被认为是很有潜力的第三代半导体材料，SiC材料具有比Si材料更高的击穿场强、更高的载流子饱和速度和更高的热导率，使SiC电力电子器件比Si的同类器件具有关断电压高、导通电阻小、开关频率高、效率高和高温性能好的特点。SiC材料在比较苛刻的条件下，比如高温、高频、尤其是在大功率和高辐射条件下仍有着非常优越的性能，因此在未来的航空航天、通讯、电力、军事等应用领域有着比其他半导体材料更为广阔的应用前景。另外，SiC材料是宽禁带半导体中唯一能够热氧化生长S12的半导体，这就使得制备良好性能的SiC基的MOS器件成为可能，并能够很好的与Si工艺兼容，这是SiC工艺上的一个天然优势。
[0003]目前常用Si基功率器件主要有SCR、GTR、M0S、IGBT，其中，在中压领域IGBT占有主导地位。但是Si基IGBT具有开关频率不是太高，开关损耗大，价格昂贵等缺点，而SiC基功率MOSFET克服了这些缺点，使得SiC功率MOSFET成为替代Si基IGBT在电力电子应用中的最佳器件。SiC VDMOSFET具有制程简单，耐压值高的优点。但是在工艺方面，由于SiC/Si02表面界面态密度很高，特征导通电阻大，同时具有JFET效应，导致导通阻抗很高，且由于P-η界面转角处电力线集中，易发生雪崩击穿。
[0004]图1是现有技术的SiC VDMOSFET结构示意图。如图所示，其包括N+衬底，在所述N+衬底上形成有N _漂移区，在该N _漂移区的上方形成有P型基极区和JFET区，所述JFET区由所述P型基极区环绕；所述P型基极区的内部成有P+区和N+区；所述JFET区上方形成有栅介质层；所述N+衬底的一端作为漏极，所述栅介质层的一端作为栅极，所述N+区的一端作为源极。反型层是在栅极加大于阈值电压电压时，形成于所述P型基极区的上方的电子导电沟道层。
【发明内容】
[0005](一 )要解决的技术问题
[0006]本发明所要解决的是问题是SiC VDMOSFET具有特征导通电阻大的缺点，在中高压领域应用时，功率损耗比较大。
[0007]( 二)技术方案
[0008]为解决上述技术问题，本发明提出一种VDMOSFET结构，包括N+衬底，在所述N +衬底上形成有N_漂移区，在该N _漂移区的上方形成有P型基极区和JFET区，所述JFET区由所述P型基极区环绕；所述P型基极区的内部形成有P+区和N+区；所述JFET区上方形成有栅介质层；所述N+衬底的一端作为漏极，所述栅介质层的一端作为栅极，所述P +区和N +区的一端作为源极；在所述栅介质层与所述P型基极区之间，围绕所述JFET区形成有N—导电沟道层。
[0009]根据本发明的一种实施方式，所述N_导电沟道层的厚度为20nm。
[0010]根据本发明的一种实施方式，所述N-导电沟道层的掺杂浓度为lX1015cm_3。
[0011]根据本发明的一种实施方式，所述在JFET区与N—漂移区之间形成有N型掺杂薄层，作为电流扩散层。
[0012]根据本发明的一种实施方式，所述N型掺杂薄层的厚度与所述N-漂移区的厚度相同。
[0013]根据本发明的一种实施方式，所述N+衬底、N—漂移区、P型基极区、JFET区、P+区和N+区均为SiC材料。
[0014]本发明还提出一种制造VDMOSFET结构的方法，包括如下步骤:在N+衬底上形成N_漂移区；在该N_漂移区的上方形成P型基极区和JFET区，所述JFET区由所述P型基极区环绕；在所述P型基极区的内部形成有P+区和N+区；在所述JFET区上方形成栅介质层；将所述N+衬底的一端连接漏极电极，将所述栅介质层的一端连接栅极电极，将所述P +区和N+区的一端连接源极电极；在所述栅介质层与所述P型基极区之间，围绕所述JFET区形成N—导电沟道层。
[0015]根据本发明的一种实施方式，所述N—导电沟道层的厚度为20nm。
[0016]根据本发明的一种实施方式，所述N-导电沟道层的掺杂浓度为lX1015cm_3。
[0017]根据本发明的一种实施方式，还包括在所述在JFET区与N_漂移区之间形成有N型掺杂薄层，作为电流扩散层。
[0018]根据本发明的一种实施方式，所述N型掺杂薄层的厚度与所述N—漂移区的厚度相同。
[0019]根据本发明的一种实施方式，所述N+衬底、N—漂移区、P型基极区、JFET区、P+区和N+区均为SiC材料。
[0020](三)有益效果
[0021]本发明SiC VDMOSFET结构具有以下有益效果:
[0022]a、导电沟道用N—积累层替代反型层，在栅极不加电压时，基区为P型，与N—层形成空间电荷区，由于N—层比较薄，从而形成载流子耗尽层，阻挡源漏之间导通。当在栅极加正电压时，电子聚集在SiC/Si02界面处，在N_层形成积累层，此时导电沟道电子浓度比反型层电子浓度高，同时截面积大，使沟道电阻下降。
[0023]b、漂移区加入N电流扩散层，这样使得电子的流动更加一致，减小了电流在漂移层上方的拥挤，一定程度上降低了漂移区电阻。
【附图说明】
[0024]图1是现有技术的SiC VDMOSFET结构的示意图；
[0025]图2是本发明的SiC VDMOSFET结构的示意图；
[0026]图3至图8是本发明的一个实施例的制备流程示意图。
【具体实施方式】
[0027]SiC VDMOSFET的总导通电阻由源接触电阻、源区电阻、反型层沟道电阻、积累电阻、JFET电阻，漂移区电阻、N+衬底电阻、漏接触电阻决定。对于典型的元胞尺寸，总的特征导通电阻中反型层沟道电阻、JFET电阻，漂移区电阻占绝大比重。
[0028]为解决前述技术问题，本发明的导电沟道使用N-积累层替代反型层，即形成一个N—导电沟道层。
[0029]图2是本发明的SiC VDMOSFET结构的示意图。如图2所示，该N—导电沟道层形成在所述栅介质层与所述P型基极区之间，并连接N+源区与JFET区。
[0030]所述N_导电沟道层的厚度为20nm，优选为在1nm?50nm范围内。
[0031]关断情况下，栅极不加电压，栅介质层下的N—导电沟道层由于与基极P区形成空间电荷区导致载流子耗尽，进而在源极接地，漏极接正压的情况下，电子在此处无法流过，因而没有电流；导通情况下，栅极加足够大的正压，使得N—导电沟道层形成电子积累层，形成导电沟道，进而在源极接地，漏极接正压的情况下，电子可以由源极通过导电沟道流到漏极。
[0032]本发明的另一方面是提出在漂移区的上方、P型基区下方加入N型掺杂薄层，作为电流扩散层(Current Spring Layer，CSL)，即是一种掺杂浓度比Pf漂移区浓度大的N型电流扩散层。
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