用于对半导体层的区域进行分割的方法
【技术领域】
[0001]本发明涉及一种根据权利要求1所述的用于对半导体层的区域进行分割的方法和一种根据权利要求8所述的光电子半导体芯片。
[0002]本申请要求德国专利申请10 2012 217 524.5和10 2012 220 909.3的优先权，其公开内容在此通过参考结合于此。
【背景技术】
[0003]从DE 10 2011 010 503 Al中已知，光电子半导体芯片的半导体层设有掩模并且将耦合输出结构引入到半导体层的耦合输出侧中。随后，将掩模移除并且借助于第二掩模同样用刻蚀法将半导体层分割成各个区域，随后从所述各个区域制造各个半导体芯片。
【发明内容】
[0004]本发明的目的在于，提供一种用于对半导体层的区域进行分割并且将耦合输出结构引入到半导体层中的更简单的并且更快速的方法。
[0005]所述目的借助根据权利要求1的方法和根据权利要求10的半导体芯片来实现。其他有利的实施方式在从属权利要求中得出。
[0006]所述方法具有下述优点:仅借助一个掩模并且在一个方法步骤中将耦合输出结构引入到半导体层中并且同时对半导体层的至少一个区域进行分割。因此，所述方法可简单地、成本适当地并且快速地执行。不同于现有技术，不需要使用多个掩模和/或执行多种刻蚀法。借助于所述方法，例如制造具有用于产生光的半导体层的光电子半导体芯片。通过同时粗糙化并且将槽引入到半导体芯片周围，即台面刻蚀，得到半导体芯片周围的未粗糙化的边缘。由于芯片棱边尖锐，在最后的光学检验中可更容易地就缺陷或污染检验芯片棱边。由此，提尚光学检验的可罪性。
[0007]在现有技术中，芯片边缘也是粗糙化的并进而芯片棱边在检验中显得是非常波浪形的，使得只能困难地识别用于自动检验的可限定的清楚边界。
[0008]在一个实施方式中，掩模在一个方法步骤中被施加并进而具有统一的厚度。
[0009]在一个改进形式中，使用硬质掩模作为掩模。硬质掩模可简单地制造，是成本适当的并且能够实现耦合输出结构的和分割半导体层的区域的精确的结构化。
[0010]在另一个实施方式中，硬质掩模为漆掩模。
[0011]在另一个实施方式中，使用气态的或液态的刻蚀介质作为刻蚀剂。使用气态的或液态的刻蚀介质是已知的技术并且能够实现成本适当地执行方法。
[0012]在另一个实施方式中，刻蚀法是干式刻蚀法。
[0013]在另一个实施方式中，在干式刻蚀法中使用等离子体。例如在此为Cl等离子体。
[0014]所述方法尤其适合于将耦合输出结构引入到外延施加的半导体层中。例如，外延生长的半导体层能够以氮化镓层的形式构成。
[0015]在另一个实施方式中，在移除掩模之后，执行另一个结构化步骤，以便使半导体层的到目前被遮盖的区域设有耦合输出结构。以所述方式，改进光耦合输出的效率。
【附图说明】
[0016]本发明的上述特性、特征和优点以及实现其的方式和方法结合在下文中对实施例的描述可更清楚和更明确地理解，结合附图详细阐述所述实施例，其中
[0017]图1示出第一方法步骤的示意图，
[0018]图2示出第二方法步骤的示意图，
[0019]图3示出具有掩模的半导体层的示意俯视图，以及
[0020]图4示出半导体芯片的示意图。
【具体实施方式】
[0021]图1以示意性剖面图示出半导体层2，在所述半导体层的上侧上施加有结构化的掩模I。半导体层2可以设置在载体20上，如所示出的那样。载体20例如可以具有Ge、S1、GaAs, AlN或SiN或者由相应的层构成，所述层由Ge、Si, GaAs, AlN或SiN构成。掩模I例如以硬质掩模的形式构成。硬质掩模例如可以具有氮化硅或氧化硅。此外，硬质掩膜也可以为漆掩模。掩模的结构化借助光刻法利用光刻胶和相应的刻蚀介质来执行。例如，为了将掩模结构化或移除，刻蚀过程可以借助氢氟酸(HF)或用氨缓冲的氢氟酸执行。
[0022]半导体层2例如具有上部的掺杂的第一半导体层3。邻接于第一半导体层3设有掺杂的第二半导体层4。第一半导体层3可以是负掺杂的，而第二半导体层4可以是正掺杂的。同样地，第一半导体层3可以是正掺杂的，而第二半导体层4可以是负掺杂的。在第一和第二半导体层3、4之间的边界区域中，构成用于产生光的有源区5。与所选择的实施方式相关地，也可以设有更复杂的层结构来构成有源区5。尤其地，有源区5可以由具有不同掺杂的层的序列构成。半导体层2例如为光电子半导体层，尤其是LED半导体芯片。
[0023]在第一半导体层3上施加有结构化的掩模I。与所选择的实施方式相关地，半导体层2也可以具有其他的或附加的层，尤其是镜层。
[0024]掩模I具有第一掩模元件10和第二掩模元件12。在第一掩模元件10和另一个第一掩模元件10之间或在第一掩模元件10和第二掩模元件12之间分别设有第一开口 40。第一开口 40的宽度、即在第一掩模元件10和另一个第一掩模元件10之间的或在第一掩模元件10和第二掩模元件12之间的第一间距13在第一范围中。例如，在两个第一掩模元件10之间和在第一掩模元件10和第二掩模元件12之间的第一间距13是同样大的。第二掩模元件12分别环绕半导体层2的一个区域设置。第二掩模元件12可以具有例如10 μπι至5 μπι的宽度。
[0025]第一掩模元件10沿着在图1中示出的X轴线优选具有相同的宽度。第二掩模元件12沿着X轴线的宽度大于第一掩模元件10沿着X轴线的宽度。在两个第二掩模元件12之间设有第二开口 41。第二开口 41与第一开口 40相比沿着X轴线具有更大的第二宽度14。因此，两个相邻的第二掩模元件12与两个相邻的第一掩模元件10相比具有更大的第二间距14。此外，两个相邻的第二掩模元件12与第二掩模元件12距第一掩模元件10相比具有更大的第二间距14。因此，第一间距13小于第二间距14。第一间距13以下述方式确定:在刻蚀过程中将期望的凹部引入到半导体层2中，所述凹部为光学耦合输出结构的一部分。第二间距14以下述方式选择:在用于引入光学耦合输出结构的刻蚀过程中同时将分离槽引入到半导体层2中，所述分离槽延伸穿过半导体层2的整个厚度。第二间距例如可以在1.5μηι和2.5 μπι之间。第二间距14的大小与半导体层2的厚度和材料并且与所使用的刻蚀法、尤其与刻蚀介质相关。作为刻蚀介质例如可以将KOH或磷酸用于湿化学的刻蚀法。
[0026]图2示出在执行刻蚀过程之后的图1的装置。在两个第一掩模元件10之间并且在第一掩模元件10和第二掩模元件12之间分别将凹部15引入到半导体层2中。此外，在两个第二掩模元件12之间将分离槽16引入到半导体层2中。
[0027]凹部15具有限界面17、18，所述限界面辅助耦合输出由有源区5产生的光。分离槽16在半导体层2的整个厚度之上延伸。如果分离槽16构成为半导体层2的平面中的闭合环，那么通过构成分离槽16将半导体层2的第一和第二区域19、20分割，即执行台面刻蚀。通过分离槽16，将半导体层2的区域分割，由此分割半导体芯片，例如LED芯片。在设有载体20的情况下，可以将载体20的各个区域通过其他的刻蚀法和/或通过激光分离法沿着分离槽16分割。在分割半导体层的区域之后，可以制造光电子半导体芯片，尤其是具有半导体层的区域的LED。
[0028]通过倾斜设置的限界面17、18，将电磁辐射在层2的外部表面上被全反射的份额减少。限界面17、18与层2的平面夹有例如为35°至75°、优选50°至70°的角度。具体的角度通过被掺杂的第一半导体层3的结晶方向和化学去除预设。刻蚀深度、即凹部15的深度可以在微米的范围中。凹部15可以具有棱锥形的凹陷部。在刻蚀深度在微米范围中并且角度出自上述角度范围的情况下，凹部15具有棱锥的形状，所述棱锥特别适合于耦合输出在可见波长范围中的、即波长在0.3 μ m和大约0.8 μ m之间的电磁辐射。棱锥形的凹部15的底部的直径同样在微米范围中。因此，该直径明显大于电磁辐射的波长。棱柱形的凹部的底部在第一半导体层3由氮化镓构成的情况下具有六边形的形状。在将掩模I移除之后，得到多个被分割的半导体芯片，其中每个半导体芯片的中部区域是粗糙化的。粗糙化的中部区域由光滑的、未粗糙化的边缘包围，所述边缘在刻蚀期间曾被第二掩模元件12遮盖。
[0029]在另一个实施方式中，随后将掩模I移除并且将第一半导体层3的表面的因此露出的区域借助另一个刻蚀步骤粗糙化。因此，在第一刻蚀步骤中被遮盖的区域也设有耦合输出结构。
[0030]半导体层可以构成为具有多个层的外延生长的层结构。在此，各个层可以由II1-V族半导体材料构成。例如，半导体层的层可以基于GaN、GaInN或AlN构成。此外，层可以基于InGaAlN构造。属于基于InGaAlN的层结构的尤其是下述层结构，在所述层结构中，外延制造的层结构通常具有由不同的单层构成的层序列，所述不同的单层包含具有出自II1-V族化合物半导体材料体系InxAlyGal-x-yN的材料的至少一个单层，其中0<