一种漏区嵌入反型层的半浮栅器件及制造方法
【技术领域】
[0001]本发明属于半导体存储器技术领域。本发明涉及一种采用漏区嵌入反型层作的半浮栅器件(Sem1-Floating Gate transistor)及制造方法。
【背景技术】
[0002]存储器为电子产品的基础核心芯片之一，广泛应用于各类电子产品，包括手机、移动手持产品等，其中非挥发性存储器(Nonvolatile memory, NVM)具有可以在断电情况的长期存储数据的特点。现有技术中非挥发性存储器的主流结构是浮栅晶体管。
[0003]为了进一步提高浮栅半导体存储器的性能，提出了半浮栅晶体管(Sem1-FloatingGate Transistor, SFGT)的概念，在器件漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入隧穿场效应晶体管(Tunneling Field Effect Transistor, TFET)对浮栅进行充放电。半浮栅晶体管利用隧穿晶体管的带间隧穿机制(Band-to-Band Tunneling)降低了器件的工作电压，提高了器件的存储速度。
[0004]作为传统静态存储器的SRAM，需用6个MOSFET晶体管才能构成一个存储单元，所以集成度较低，占用面积大。半浮栅晶体管可以由单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。半浮栅存储器能够取代部分的静态随机存储器(SRAM)。由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。
[0005]作为传统动态随机存储器(DRAM)，其基本单元由ITlC构成，也就是一个晶体管加一个电容的结构。由于该电容需要保持一定电荷量来有效地存储数据信息，因此无法像MOSFET那样持续缩小尺寸。现有技术上，通常采用挖“深槽”等手段来制造特殊结构的电容以尽量缩小其占用面积。但随着存储密度的提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。因此半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。
[0006]现有技术的半浮栅器件的剖面示意图如图1所示，其包括:在半导体衬底100，其材料可以是可以为单晶硅、多晶硅或者绝缘体上的硅；在衬底内形成有源区和场氧区101;在有源区内形成具有半导体衬底相反掺杂类型的源区102和漏区103 ;在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层；在源区102和漏区103内还分别形成与源、漏区相同掺杂的高浓度的掺杂区111和掺杂区112。
[0007]在源区102、沟道区116和漏区103之上形成有第一层绝缘层104 ;在漏区103范围内的第一层绝缘层104上开口，形成浮栅开口区域105 ;上面再覆盖有作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型；浮栅107中掺杂杂质会通过浮栅开口区域105扩散至漏区103中形成扩散区106，从而通过浮栅开口区域105在浮栅107与漏区103之间形成一个PN结二极管。
[0008]浮栅107和第一层绝缘层104侧壁由第二层绝缘层108包裹；第二层绝缘层108在衬底表面延伸至覆盖部分源区102和部分漏区103，以及整个平面沟道区116 ;在第二层绝缘层108上覆盖器件的控制栅109 ;控制栅109的两侧还形成有侧墙110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115和衬底接触117，具体如图1所示。
[0009]实际运用中，以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散区106、漏区103与漏区掺杂区112形成一个嵌入TFET，此时TFET形成P型沟道，沟道位置如图1中虚线AA’所示，带间隧穿发生在漏区103与漏区扩散区112之间，此时电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为写入逻辑“I”；当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少，该过程即为写入逻辑“O”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模式，使得器件的工作电压大大降低，存储速度得以提高。当控制栅未施加电压并且漏极施加正偏压时，由于沟道中价带低于漏区中导带，沟道中的电子不具备发生带间隧穿的条件。只有当控制栅施加负电压并且漏极施加正偏压时，嵌入TFET沟道中的能带随着负电压的增加而上升，当嵌入TFET沟道中的价带高于漏区中导带，沟道中的电子就直接隧穿到漏区，即发生带间隧穿。但是，半浮栅器件中由于沟道与漏区之间的杂质浓度梯度分布不是理想的突变掺杂分布，沟道区与漏区之间的横向电场强度不高，这造成了该种结构的隧穿发生率不高，从而导致整个半浮栅器件的读写速度并不快。
[0010]由此可见，现有技术的半浮栅晶体管SFGT有如下缺陷:
[0011]I)嵌入TFET的带间隧穿发生率不高，导致器件存储速度降低。2)在发生带间隧穿时，由于嵌入TFET的双极效应造成漏电较大。
【发明内容】
[0012]本发明所要解决的技术问题是提高半浮栅晶体管中嵌入隧穿场效应晶体管TFET的带间隧穿发生率，降低其发生带间隧穿时的漏电。
[0013]为解决上述技术问题，提出的解决方案为提出供一种漏区嵌入反型层的半浮栅器件，包括:半导体衬底，位于半导体衬底的有源区和场氧区，有源区内有平面沟道区和分别位于其两边的源区和漏区，漏区表面有内含浮栅开口的第一绝缘层，浮栅位于漏区上方，覆盖浮栅开口及第一绝缘层，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，整个平面沟道区以及部分源区和漏区表面，控制栅位于第二绝缘层上方，控制栅两侧覆盖侧墙，重掺杂源区和重掺杂漏区分别位于侧墙外围的源区和漏区内，重掺杂漏区与浮栅开口下方的扩散区之间形成嵌入隧穿晶体管沟道区，还包括与控制栅、重掺杂源区、重掺杂漏区和衬底底部的接触孔相连，共同构成器件栅极、源极、漏极和衬底引出的金属连线，其特征在于，漏区内隧穿晶体管沟道区与重掺杂漏区之间嵌入反型层；
[0014]可选的，所述半导体衬底为单晶硅、多晶硅或绝缘体上的硅；
[0015]可选的，所述第一绝缘层和第二绝缘层由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料构成；
[0016]可选的，所述浮栅为掺杂多晶硅，所述控制栅为掺杂多晶硅、金属或者合金；
[0017]可选的，所述衬底，漏区内浮栅开口下方的扩散区，浮栅以及嵌入反型层的掺杂相同，为第一种掺杂类型，所述源漏区，重掺源漏区和控制栅的掺杂相同，为第二种掺杂类型；
[0018]优选的，所述第一种掺杂类型为P型，则第二种掺杂类型为N型，或者第一种掺杂类型为N型，则第二种掺杂类型为P型。
[0019]本发明提出一种漏区嵌入反型层的半浮栅器件的制造方法，步骤包括:
[0020]I)半导体衬底中形成有源区和场氧区；
[0021]2)在有源区两侧形成漏区和源区；
[0022]3)半导体衬底表面形成有浮栅开口的第一绝缘层，浮栅开口位于漏区内，在浮栅开口下方的漏区形成扩散区；
[0023]4)淀积、掺杂多晶硅，通过光刻和刻蚀形成浮栅，覆盖浮栅开口 ；
[0024]5)依次淀积第二绝缘层材料和控制栅材料；
[0025]6)通过光刻和刻蚀形成包裹浮栅的第二绝缘层和控制栅，叠加的第二绝缘层和控制栅一端覆盖部分漏区，另一端延伸并覆盖部分非漏区的有源区；
[0026]