一种FinFET结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
[0002]摩尔定律指出:集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
【发明内容】
[0003]本发明提供了一种U型FinFET结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括:
[0004]衬底；
[0005]第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；
[0006]栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二鳍片的侧壁；
[0007]源区，所述源区位于所述第一鳍片未被栅极叠层所覆盖的区域；
[0008]漏区，所述漏区位于所述第二鳍片未被栅极叠层所覆盖的区域；
[0009]侧墙，所述侧墙位于所述第一、第二鳍片两侧，用于隔离源区、漏区和栅极叠层；
[0010]衬底沟道区，所述衬底沟道区位于所述衬底中靠近上表面的区域中。
[0011]其中，所述第一、第二鳍片具有相同的高度、厚度和宽度。
[0012]其中，所述衬底沟道区的掺杂类型和掺杂浓度与源漏区相同。
[0013]其中，所述栅极叠层的高度为所述第一、第二鳍片高度的1/2?3/4。
[0014]相应的，本发明还提供了一种U型FinFET器件制造方法，包括:
[0015]a.提供衬底(100)，在所述衬底表面形成沟道掺杂区(150)
[0016]b.在所述衬底(100)上形成第一鳍片(210)和第二鳍片(220)；
[0017]c.在所述衬底(100)、所述第一鳍片(210)和第二鳍片(220)上方形成栅极叠层；
[0018]d.去除所述第一鳍片(210)和第二鳍片(220)上方的栅极叠层，形成源漏区；
[0019]e.在未被所述栅极叠层覆盖的第一鳍片(210)和第二鳍片(220)两侧形成侧墙(230)ο
[0020]其中，所述衬底沟道区(150)的掺杂类型和掺杂浓度与源漏区相同。
[0021]其中，在步骤b中，形成所述第一鳍片(210)和第二鳍片(220)的方法为:
[0022]1)在所述衬底(100)上依次形成沟道材料层(110)和源漏材料层(120)；
[0023]2)对所述沟道材料层(110)和源漏材料层(120)进行刻蚀，形成第一鳍片(210)和第二鳍片(220)。
[0024]其中，形成所述第一鳍片(210)和第二鳍片(220)的方法为各向异性刻蚀。
[0025]其中，所述第一鳍片(210)和第二鳍片(220)具有相同的高度、厚度和宽度。
[0026]其中，所述第一鳍片(210)和第二鳍片(220)之间的距离为5?50nm。
[0027]其中，所述衬底沟道区(150)的掺杂类型和掺杂浓度与源漏区相同。
[0028]其中，所述栅极叠层(300)的高度为所述第一、第二鳍片(210、220)高度的1/2?3/4 0
[0029]其中，形成所述栅极叠层的方法为原子层淀积。
[0030]其中，去除部分栅极叠层的方法为各向异性选择性刻蚀。
[0031]其中，形成所述源漏区的方法为倾斜的离子注入。
[0032]其中，形成所述源漏区的方法为侧向散射。
[0033]本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。最后，由于本发明中衬底沟道区被重掺杂，完全处于开启的状态，不受栅极电压控制，因此器件具有更高的工作电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
【附图说明】
[0034]图1?图10示意性地示出了根据本发明中实施例1中的方法形成U型FinFET器件各阶段的剖面图；
[0035]图11示出了根据本发明中的实施例2所述的方法形成的器件的最终结构。
【具体实施方式】
[0036]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0037]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0038]本发明提供了一种FinFET结构，包括:衬底；第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二鳍片的侧壁；源区，所述源区位于所述第一鳍片未被栅极叠层所覆盖的区域；漏区，所述漏区位于所述第二鳍片未被栅极叠层所覆盖的区域；侧墙，所述侧墙位于所述第一、第二鳍片两侧，用于隔离源区、漏区和栅极叠层；衬底沟道区，所述衬底沟道区位于所述衬底中靠近上表面的区域中。
[0039]其中，所述第一、第二鳍片具有相同的高度、厚度和宽度。
[0040]其中，所述衬底沟道区的掺杂类型和掺杂浓度与源漏区相同。
[0041]其中，所述栅极叠层的高度为所述第一、第二鳍片高度的1/2?3/4。
[0042]本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。最后，由于本发明中衬底沟道区被重掺杂，完全处于开启的状态，不受栅极电压控制，因此器件具有更高的工作电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
[0043]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0044]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0045]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
[0046]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或II1-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
[0047]首先结合附图对本发明的实施例1进行详细描述。
[0048]参见图1，示出了本发明中的第一衬底100。所述第一衬底材料为半导体材料，可以是5圭，错，神化嫁等，优选的，在本实施例中，所用衬底为5圭衬底。
[0049]如图2所示，接着在衬底表面淀积掩膜层101，作为接下来离子注入过程中的衬底保护膜，掩膜层101的材料可以是氮化硅和/或氧化硅；
[0050]接下来，对衬底100进行离子注入，形成沟道掺杂区150。注入的杂质类型与源漏区相同，在衬底100表面5?10nm深度内形成一定的掺杂分布；离子注入工艺是本领域中的基础工艺之一，具体的注入过程在此不再赘述，形成沟道掺杂区150之后的器件结构如图3所示。此外，还可以采用在衬底上进行外延生长，使用原位掺杂的方法形成所述衬底掺杂区150 ;原位掺杂的方法是本领域中的常用技术手段，具体工艺步骤在此不再赘述。
[0051]接下来，如图4所示，在所述衬底100上依次外延生长沟道材料层110和源漏材料层120。所述沟道材料层110在经过后续工艺的处理后为器件沟道区的主要部分，可以轻掺杂或者不掺杂；掺杂类型根据器件的类型而定。对于N型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素；对于P型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素。在本实施例中，后续工艺中形成的沟道区具有lel5cm3的掺杂浓度，所采用的掺杂元素为硼，该掺杂通过外延时原位掺杂形成，具体的工艺步骤与现有工艺相同，在此不再赘述。
[0052]所述源漏材料层120在经过后续工艺的处理后，将成为器件源漏区的主要部分，其掺杂浓度与源漏区所需浓度相等