互连结构及其形成方法

互连结构及其形成方法
【专利摘要】本发明提供了一种示例性半导体器件，包括：第一导电部件，位于介电层中；以及第二导电部件，位于介电层上方并电连接至第一导电部件。第二导电部件包括双镶嵌结构，并且还包括：顶部，位于第二导电部件的导线部分和通孔部分内；和底部，位于第二导电部件的通孔部分中。底部包括与顶部不同的导电材料，并且底部的厚度至少为第二导电部件的通孔部分的总厚度的大约百分之二十。本发明还提供了一种用于形成半导体器件的方法。
【专利说明】
互连结构及其形成方法
技术领域
[0001] 本发明总体涉及半导体领域，更具体地，涉及半导体器件中的互连结构及其形成 方法。
【背景技术】
[0002] 半导体器件通常包括具有诸如晶体管和电容器的有源器件的衬底。最初这些有源 器件相互隔离，随后在这些有源器件上方形成互连结构，以形成功能电路。通常，这些互连 结构包括形成在多个堆叠的介电层中的导电部件（例如，金属线和通孔），其中上层中的互 连结构向下延伸，以电连接至下层中的互连结构。为了降低介电层中的导电部件的电容耦 合，通常将包括超低k介电材料的低k介电材料用于互连层。

【发明内容】

[0003] 根据本发明的一个方面，提供了一种半导体器件，包括：第一导电部件，位于介电 层中；第二导电部件，位于介电层上方并且电连接至第一导电部件，其中，第二导电部件包 括双镶嵌结构并且还包括：顶部，位于第二导电部件的导线部分和通孔部分内；以及底部， 位于第二导电部件的通孔部分中，其中，底部包括与顶部不同的导电材料，并且底部的厚度 至少为第二导电部件的通孔部分的总厚度的大约百分之二十。
[0004] 优选地，第二导电部件还包括：导电阻挡层，设置在顶部的侧壁上，导电阻挡层还 设置在顶部与底部之间。
[0005] 优选地，顶部包括铜，并且底部包括钴、钽、氮化钽或它们的组合。
[0006] 优选地，介电层上方的底部的厚度为通孔部分的总厚度的大约百分之二十至大约 百分之四十。
[0007] 优选地，底部部分地设置在第一导电部件内。
[0008] 优选地，该半导体器件还包括：加固层，至少部分地设置在第二导电部件的导线部 分的侧壁上。
[0009] 优选地，加固层包括非掺杂的硅酸盐玻璃。
[0010] 优选地，加固层还包括空腔。
[0011] 优选地，该半导体器件还包括：超低k(ELK)介电层，位于加固层上方，其中，ELK介 电层的介电常数比加固层小，并且加固层设置在ELK介电层与第二导电部件之间。
[0012] 优选地，该半导体器件还包括：保护蚀刻停止层，位于第二导电部件的顶面上并且 沿着第二导电部件的上部侧壁延伸。
[0013] 根据本发明的另一方面，提供了一种器件，包括：第一低k介电层，包括第一导电 部件；第二低k介电层，位于第一低k介电层上方；加固层，位于第二低k介电层上方；第三 低k介电层，位于加固层上方，其中，第三低k介电层的介电常数小于加固层的介电常数；以 及第二导电部件，延伸穿过第二低k介电层、加固层和第三低k介电层，其中，加固层的一部 分设置在第三低k介电层与第二导电部件之间，并且第二导电部件包括：导线；导电通孔的 顶部部分，平滑地连接至导线；导电阻挡层，位于导线的侧壁和导电通孔的顶部部分的侧壁 上；以及导电通孔的底部部分，包括与导电通孔的顶部部分不同的材料，其中，导电阻挡层 设置在导电通孔的顶部部分与导电通孔的底部部分之间。
[0014] 优选地，导线和导电通孔的顶部部分包括铜，并且导电通孔的底部部分包括钴、 钽、氮化钽或它们的组合。
[0015] 优选地，导电通孔的底部部分的厚度为导电通孔的顶部部分、导电阻挡层和导电 通孔的底部部分的总厚度的大约百分之二十至大约百分之四十。
[0016] 优选地，该器件还包括：第三导电部件，与第二导电部件相邻，其中，加固层包括设 置在第二导电部件与第三导电部件之间的空腔。
[0017] 优选地，该器件还包括：保护蚀刻停止层，位于第二导电部件的顶面上并且沿着第 二导电部件的上部侧壁延伸。
[0018] 根据本发明的又一方面，提供了一种用于形成半导体器件的方法，该方法包括：在 一个或多个介电层中图案化通孔开口，其中，通孔开口暴露位于一个或多个介电层下方的 第一导电部件；在一个或多个介电层中图案化沟槽开口，其中，沟槽开口连接至通孔开口； 以及在一个或多个介电层中形成第二导电部件并且第二导电部件电连接至第一导电部件， 其中，形成第二导电部件包括：用第一导电材料至少化学镀通孔开口的大约百分之二十； 在第一导电材料上方沉积导电阻挡层；和用与第一导电材料不同的第二导电材料填充沟槽 开口和通孔开口的剩余部分。
[0019] 优选地，第一导电材料包括钴、钽、氮化钽或它们的组合，并且第二导电材料包括 铜。
[0020] 优选地，一个或多个介电层包括位于第一低k介电层上方的牺牲层，并且方法还 包括：去除牺牲层，以暴露第二导电部件的上部侧壁；在第一低k介电层上方形成加固层， 其中，加固层沿着第二导电部件的侧壁延伸；以及在加固层上方沉积第二低k介电层，其 中，第二低k介电层的介电常数小于加固层的介电常数。
[0021] 优选地，一个或多个介电层还包括与第二导电部件相邻的第三导电部件，并且沉 积加固层包括：在第二导电部件与第三导电部件之间的加固层中形成空腔。
[0022] 优选地，该方法还包括：使一个或多个介电层的顶面凹进，以低于第二导电材料的 顶面；以及在一个或多个介电层的顶面上和第二导电材料的顶面上沉积保护蚀刻停止层， 其中，保护蚀刻停止层沿着第二导电部件的上部侧壁延伸。
【附图说明】
[0023] 当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。 应该强调的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清 楚，可以任意地增加或减小各个部件的尺寸。
[0024] 图IA和图IB示出了根据一些实施例的半导体器件中的互连层的截面图。
[0025] 图2示出了根据一些其他的实施例的半导体器件中的互连层的截面图。
[0026] 图3至图6示出了根据一些实施例的图案化半导体器件中的互连层的各个中间阶 段。
[0027] 图7至图11示出了根据一些其他的实施例的图案化半导体器件中的互连层的各 个中间阶段。
[0028] 图12至图18示出了根据一些实施例的在半导体器件中形成互连层的部件的各个 中间阶段。
[0029] 图19示出了根据一些实施例的用于形成半导体器件的工艺流程。
【具体实施方式】
[0030] 以下公开内容提供了许多不同的实施例或实例，用于实施本发明的不同部件。以 下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不意欲限制。例 如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接 接触的实施例，也可以包括形成在第一部件和第二部件之间附件部件使得第一部件和第二 部分不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这 些重复是为了简化和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之 间的关系。
[0031] 此外，为了便于描述，本文中可以使用诸如"在…下方"、"在…下面"、"下部"、 "在…上面"、"上部"等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件 的关系。除图中所示的定向之外，空间关系术语意欲包括使用或操作过程中的器件的不同 的方位。装置可以以其他方式定向（旋转90度或处于其他方位），并且在本文中使用的空 间关系描述可同样地进行相应地解释。
[0032] 各个实施例都包括互连层，其在相邻的导电部件之间提供改进的结构完整性和电 迀移（EM)特性。通过根据示例性实施例配置导电部件和介电层，可以实现各种非限制性的 优势。这些优势可以包括以下组合：互连EM的可靠性和鲁棒性的改进、依赖于时间的介电 质击穿的可靠性和鲁棒性的改进、间隙填充工艺窗的改进、超低k(ELK)介电质崩塌和相关 问题的减少、互连电容的降低以及在不以ELK介电质的崩塌裕度为代价的情况下放大关键 尺寸（CD)(如，导电部件之间）。此外，可以在典型的半导体制造环境中实现这些优势而不 需要附加昂贵的材料和/或制造工具。
[0033] 图IA和图IB示出了根据各个实施例的半导体器件100和150的截面图。图IA 示出了具有衬底102的半导体器件100。例如，衬底102可以包括掺杂或非掺杂的块状硅或 者绝缘体上半导体（SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料 (诸如硅）层。例如，绝缘层可以为埋氧（BOX)层或氧化硅层。绝缘层被设置在衬底（诸 如硅或玻璃衬底）上。可选地，衬底102可以包括：另一种元素半导体，诸如锗；化合物半 导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、 GaAsP、Al InAs、AlGaAs、GaInAs、GaInP、GaInAsP ;或它们的组合。还可以使用其他衬底，诸 如多层或梯度衬底。诸如晶体管、电容器、二极管等的有源器件（未示出）可以形成在衬底 102的顶面上。
[0034] 介电层104和110形成在衬底102上方，其中介电层110形成在介电层104上方。 介电层104和110可以是使用任何适当的方法（如，化学汽相沉积（CVD)、等离子体增强的 cvd(pecvd)等）形成在衬底上方的层间介电（ILD)和/或金属间介电（ηω)层。例如，介 电层104可以包括k值约小于2. 5的ELK介电材料。在一些实施例中，介电层104可以包 括SiCO、SiCOH等。尽管图1示出了介电层104直接位于衬底102上方并接触该衬底，但可 以在介电层104和衬底102之间设置任何数量的附加层（如，具有导电互连部件的其他介 电层、蚀刻停止层、隔离层、缓冲层等）。
[0035] 介电层104至少可以包括导电部件106 (如，导线和/或通孔），并且可以电连接 至衬底102中的有源器件。导电部件106包括形成在导电材料106B(如，包括铜）周围的 导电阻挡层106A(如，包括氮化钛（TiN)、氧化钛（TiO)、氮化钽（TaN)、氧化钽（TaO)、它们 的组合等）。导电阻挡层106A可以防止（或至少减少）导电材料106B扩散到周围的介电 材料中。蚀刻停止层108 (如，包括SiN、碳化硅（SiC)、氮氧化硅（SiON)、SiCO等）形成在 导电部件106和介电层104上方。在一些实施例中，蚀刻停止层108可以在形成各个器件 部件期间用作导电部件106的保护层。在这种实施例中，蚀刻停止层108形成在导电部件 106的顶面上，并且蚀刻停止层108可以设置在介电层104与110之间。
[0036] 介电层110至少包括具有双镶嵌结构的导电部件112,该双镶嵌结构具有设置在 导电通孔上方并且平滑地连接至导电通孔的导线，并且在导线与导电通孔之间没有形成 界面。导电部件112还包括顶部112A和底部112B。顶部112A可以包括形成在导电材料 112D (如，包括铜）周围的导电阻挡层112C (如，包括TiN、TiO、TaN、TaO等）。顶部112A设 置在导电部件112的导线和导电通孔部分内，并且在导电材料112D内不形成界面。例如， 顶部112A具有双镶嵌结构。例如，导电部件112的底部112B包括使用化学镀方法形成的 高EM电阻材料（如，钴（Co)、钽（Ta)、TaN等）。高EM电阻材料可以用于增加下面的导电 部件106的EM电阻，并且电阻值可以与底部112B和导电部件116之间的粘合性相关。
[0037] 导电阻挡层112C可以设置在底部112B与导电材料112D之间。底部112B设置在 导电部件112的导电通孔部分内，并且底部112B可以接触并电连接至下面的导电部件106 的顶面。保护蚀刻停止层114(如，包括51151(：、510!1、510)等）可以设置在介电层110和 导电部件112上方。
[0038] 在一些实施例中，底部112B的厚度Tl可以约占导电部件112的导电通孔部分的 总厚度T2的20 %至40 %。例如，厚度Tl可以为大约90A至大约18〇A，而厚度T2可以为 大约450A至大约900A。如下文更详细的描述，通过配置底部112B具有上述尺寸，导电部 件112的纵横比甚至在导电部件112的最窄点处降低，因此降低了金属化期间导电部件112 中形成空腔的风险。例如，填充最窄点处的导电部件112的纵横比从导电部件112的总纵 横比（如，厚度T4相对于宽度Wl)降为顶部112A的纵横比（如，厚度T3相对于宽度Wl)。 在一些实施例中，诸如图IB中的器件150,底部112B还可以延伸到下面的导电部件106中 来增加导电部件112与106之间的接触面积，这有利地降低了接触电阻。例如，底部112B可 以在下面的导电部件106B内延伸的深度为T5,并且深度T5可以为大约〇人至大约:1〇:〇美。
[0039] 各个实施例还可以包括附加部件来提高互连层的结构完整性和/或EM特性。例 如，图2示出了根据一些实施例的器件200。器件200可以类似于器件100和150,其中类 似的参考标号指示类似的元件。例如，器件200包括介电层104和110,介电层104和110 分别包括导电部件106和112。至少导电部件112的底部112B包括高EM电阻材料（如， Co、Ta、TaN等）。介电层110还可以包括附加导电部件，诸如导线120。
[0040] 例如，在器件200中，介电层110是多层介电层，包括层IlOA至IlOD。介电层IlOD 包括上述ELK材料。蚀刻停止层IlOC(如，类似于蚀刻停止层108)设置在介电层IlOD上 方。加固层IlOB设置在蚀刻停止层IlOC上方，而ELK层IlOA设置在加固层IlOB上方。在 一些实施例中，加固层IIOB包括具有比介电层IIOD或ELK层IIOA更好的结构完整性（如， 增加的密度和/或较小的孔隙率）的介电层。例如，加固层IlOB可以包括未掺杂硅酸盐玻 璃（USG)、掺杂氧的SiC(ODC)、掺杂氮的SiC(NDC)、正硅酸乙酯（TEOS)等。加固层沿着导 电部件112/导线120的侧壁沉积以作为结构支撑。因此，即使在器件200的高纵横比区域 中，也可以减少介电层崩塌和相关问题。
[0041] 在一些实施例中，加固层IlOB的介电常数可以高于介电层110D/ELK层110A。因 此，可以在加固层IlOB中形成空腔116以降低其介电常数。在相邻部件（如，导线120和导 电部件112)之间且纵横比相对较高（如，大于1)的区域中，这种空腔可以作为加固层IlOB 的沉积工艺的一部分而形成。在相邻部件之间且纵横比较低的区域中，ELK层IlOA被沉积 以作为降低层110的总有效介电常数的填充物。
[0042] 还如图2所示，导电部件112和导线120可以延伸至介电层的顶面上方。例如，导 电部件112的顶面和导线120的顶面可以比介电层110的顶面高大约IA至大约iooA的 距离T6。在一些实施例中，导线120的底面和导电部件112的导线部分也可以低于蚀刻停 止层110C。保护蚀刻停止层114(如，包括SiN、SiC、SiON、SiCO等）设置在导电部件112/ 导线120的顶面上方，并且保护蚀刻停止层114至少还可以沿着导电部件112/导线120的 上部侧壁延伸。通过如图所示将保护蚀刻停止层114配置为非平坦层，与平坦蚀刻停止层 (参见图IA和图1B)相比，可以增大保护蚀刻停止层114内离子扩散至相邻导电部件的距 离（如箭头118所示）。例如，当导线包括铜时，层114内铜离子扩散到导电部件112的距 离增大。应该观察到，通过增大离子扩散距离，即使在先进技术节点中相邻导电部件之间的 间隔减小，也可以增强器件200中的TDDB性能。
[0043] 图3至图13示出了根据一些实施例的形成器件200的各个中间阶段的截面图。 在图3至图6中，使用先通孔（via-first)方法在多个介电层中图案化双镶嵌开口。在图 3中，设置上述各个器件部件（如，包括导电部件106的介电层104、蚀刻停止层108、介电 层IlOD和蚀刻停止层110C)。牺牲层202 (如，包括介电材料）形成在蚀刻停止层IlOC上 方，并且硬掩模204(如，包括SiO、SiN等）形成在牺牲层202上方。可以使用任何适当的 工艺（诸如CVD、PECVD等）来形成牺牲层202和硬掩模204。还如图3所示，底部抗反射 涂（BARC)层206和光刻胶208形成在硬掩模204上方。形成BARC 206和光刻胶208,以帮 助图案化硬掩模204。例如，在光刻期间，BARC 206帮助过滤来自下面各层的反射，并且光 刻胶208可以用于将图案转印至硬掩模204。
[0044] 在图3中，图案化光刻胶208以包括具有第一宽度Wl的通孔开口 210。在各个实 施例中，宽度Wl可以对应于随后形成的双镶嵌导电部件（如，导电部件112,参见图2)的 通孔部分的期望宽度。例如，光刻工艺可以包括例如使用紫外光通过光刻掩模来曝光光刻 胶208的各部分。随后，根据使用的是正性还是负性光刻胶来显影和去除光刻胶208中曝 光或未曝光的部分。通孔开口 210可以与介电层104中的导电部件106对齐。
[0045] 例如，使用适当的蚀刻工艺将光刻胶208的图案转印至硬掩模204。然后，硬掩模 204用于蚀刻下面的牺牲层202、蚀刻停止层110C、介电层IlOD和蚀刻停止层108。各个层 的蚀刻可以包括使用相同或不同的工艺条件的多个蚀刻工艺。因此，通孔开口 210形成为 延伸穿过硬掩模204、牺牲层202、蚀刻停止层IlOC和介电层110D。通孔开口 210还可以延 伸到蚀刻停止层108中。在其他的实施例中，通孔开口 210可以停止在蚀刻停止层108上方 或者延伸穿过蚀刻停止层108。随后，使用任何适当的工艺来去除光刻胶208和BARC 206。 例如，可以通过等离子体灰化或润湿剥离工艺来去除光刻胶208。可选地，等离子体灰化工 艺之后，可以通过硫酸（H 2SO4)溶液中的湿浸来清洁器件200并去除剩余的光刻胶材料。图 4中示出了所得到的结构。
[0046] 在图5中，用牺牲材料212 (如，光刻胶）填充通孔开□ 210。此后，填充通孔开口 210,在硬掩模204和牺牲材料212上方形成第二BARC层214和图案化的光刻胶216。光刻 胶216包括宽度为W2的沟槽开口 218,沟槽开口 218可以与下面的牺牲材料212对齐。在 各个实施例中，宽度W2可以对应于双镶嵌导电部件（如，导电部件112，参见图2)的随后形 成的导线部分的期望宽度。光刻胶216还可以包括附加沟槽开口 220,该沟槽开口可以不与 牺牲材料212对齐。可以基于各个介电层中的附加导线（如，导线120)的期望设置来确定 开口 220的位置。
[0047] 光刻胶216的图案被转印至硬掩模204 (如，通过蚀刻），以用于蚀刻下面的牺牲层 202、蚀刻停止层IlOC和介电层110D。各个蚀刻停止层和介电层的蚀刻可以包括相同或不 同工艺条件下的多个蚀刻工艺。在一些实施例中，使用时间模式（time mode)蚀刻工艺，使 得蚀刻工艺蚀刻预定的深度。在所得到的结构中，沟槽开口 218和220延伸穿过牺牲层202 和蚀刻停止层IlOC至介电层IlOD中。随后，使用上述任何适当的工艺来去除光刻胶208、 牺牲材料212和BARC 206。形成的结构如图6所示。如图6所示，连接开口 218和210并 且暴露导电部件106。沟槽开口 218的宽度W2大于通孔开口 210的宽度W1。在一些实施 例中，在暴露导电部件106之后，可以执行附加蚀刻以进一步将导电部件106蚀刻至期望深 度。因此，先通孔图案化方法可以用于在多个介电层中形成双镶嵌开口。
[0048] 在其他的实施例中，先沟槽图案化方法可以用于在多个介电层中形成双镶嵌开 口。例如，图7至图11示出了使用先沟槽方法制造这种开口的各个中间阶段。首先参照图 7,设置上述各个介电层，其中类似的参考标号指示类似的元件。具体地，图7示出了具有导 电部件106的介电层104、蚀刻停止层108、介电层110D、蚀刻停止层110C、牺牲层202和硬 掩模204。光刻胶252和BARC层250形成在硬掩模204上方。如上所述，图案化光刻胶252 以包括沟槽开口 220和218。
[0049] 在图8中，例如，通过蚀刻将光刻胶252的图案转移至硬掩模204。因此，在硬掩 模204中图案化沟槽开口 220和218。还如图8所示，然后，可以如上所述去除光刻胶252 和BARC 250。在图9中，例如，使用毯式沉积工艺将第二硬掩模254沉积在硬掩模204上 方。硬掩模254可以填充开口 218和220。在一些实施例中，硬掩模254包括与硬掩模204 不同的材料。例如，硬掩模254的材料可以允许其被选择性地蚀刻而硬掩模204不被蚀刻。 第二光刻胶256形成在硬掩模254上方，并且可以图案化光刻胶256以包括上述通孔开口 210。通孔开口 210比沟槽开口 218窄，并且通孔开口 210可以与沟槽开口 218垂直对齐。
[0050] 光刻胶256的图案可以转印至硬掩模254,如上所述，该图案可以用作图案化的掩 模来蚀刻下面的各个介电层。图10示出了在如上所述穿过牺牲层202、蚀刻停止层110C、介 电层IlOD和蚀刻停止层108蚀刻通孔开口 210之后的器件200。开口 210暴露介电层104 中的导电部件106。在一些实施例中，通过蚀刻，开口 210还可以延伸至导电部件106 (未示 出）。然后，使用任何适当的技术来去除硬掩模254,以暴露具有沟槽开口 220和218的硬 掩模204。随后，在图11中，一个或多个附加蚀刻可以用于将开口 220和218延伸穿过牺牲 层202、穿过蚀刻停止层IlOC以及部分穿过介电层110D。因此，使用先沟槽方法在多个介 电层中形成双镶嵌开口。
[0051] 图12和图13示出了根据一些实例的利用导电材料填充开口 218、220和210的各 个中间步骤。接下来参照图12,用高EM电阻材料部分地填充通孔开口 210,以形成导电部 件的底部112B。例如，底部112B包括Co、Ta、TaN等，并且通孔开口 210的至少约20%被高 EM电阻材料填充。在实施例中，通孔开口 210的大约20%至大约40%被高EM电阻材料填 充。底部112B的沉积可以包括化学镀。在这样的实施例中，导电部件106(通过开口 210暴 露）在化学镀工艺期间，提供了成核位置，以允许在不沉积晶种层的情况下使高EM电阻材 料的自底向上地生长。由于介电材料上缺少适当的成核位置，所以化学镀方法不在暴露的 介电层表面（如，开口 220和218的底面）上沉积导电材料。应该观察到，通过使用该镀敷 方法（如，不使用晶种层）并且将底部112B形成至上述高度，可以消除（或至少减少）形 成的导电部件112中的空腔。
[0052] 在图13中，用导电材料填充沟槽开口 218、沟槽开口 220和通孔开口 210的剩余 部分，以形成导电部件112和导线120。例如，通过CVD、PECVD或另一沉积工艺在开口 218、 220和210中形成例如包括了&1了&0、1^110等的导电阻挡层12(^和112(：。通过用导电 材料（诸如铜、铝（Al)、铝铜合金（AlCu)、金、钛、钴、合金或另一种导电材料）填充开口来 形成导电部件112和导线120。在一些实施例中，例如，通过电化学镀（ECP)、电镀、化学镀 或另一工艺形成导电部件112和导线120。在这种实施例中，例如，通过原子层沉积在导电 阻挡层120A/112C上方形成晶种层（未示出）。晶种层为镀敷工艺提供成核位置。通过首 先用高EM电阻材料112B部分填充通孔开口 210,减小了形成导电部件112的剩余部分的纵 横比，降低了在镀敷期间形成空腔的风险，并且提高了形成的导电部件的EM特性。
[0053] 在一些实施例中，形成溢出开口 218和220的导电材料120B和112D。例如，使用 这种过填充以确保开口 218和220被完全填充。通过研磨、化学机械抛光（CMP)、抛光、蚀刻 或另一消减（reduction)工艺来去除过量材料。过量材料的去除还可以去除硬掩模204,并 且在一些实施例中，甚至将牺牲层202降低到期望深度。在平坦化之后，导电部件112的顶 面和导线120的顶面基本与牺牲层202的顶面齐平。
[0054] 图14至图16示出了根据一些实施例的形成多层介电层的各个中间步骤。在图14 中，例如，使用蚀刻工艺来去除牺牲层202。蚀刻工艺可以包括使用化学蚀刻剂，该化学蚀刻 剂可用相较于蚀刻停止层IlOC或导线120/导电部件112更高的速率来选择性地蚀刻牺牲 层202。因此，蚀刻停止层IlOC可以用于在去除牺牲层202期间防止进一步蚀刻下面的介 电层（如，层110D)。牺牲层202的去除暴露了导线120和导电部件112的上部侧壁。
[0055] 在图15中，加固层IlOB沉积在蚀刻停止层IlOC上方，并且加固层IlOB可以沿着 导电部件112/导线120的侧壁延伸。加固层IlOB可包括结构完整性优于介电层IlOD的介 电材料。例如，在实施例中，加固层IlOB包括USG。加固层IlOB的沉积工艺可以在相邻部件 (如，导电部件112和导线120)之间且纵横比较高（如，大于1)的区域中形成空腔116。例 如，加固层IlOB的沉积可以包括不良阶梯覆盖共形工艺（poor step coverage conformal process)，诸如CVD等。更具体地，由于导电部件112/导线120之间的开口的纵横比相对 较高，加固层110B的材料在开口上部的积累速度要比沿着开口的侧壁和底部快。该工艺导 致在开口的上部边缘处形成悬垂部分（overhang)，并且随着沉积工艺的继续，悬垂部分将 汇合，从而封闭开口并形成空腔116。空腔116降低加固层IlOB的k值，有利地降低了各导 电部件之间的寄生电容。在纵横比较低的区域中，不形成空腔，并且加固层IlOB可以在蚀 刻停止层IlOC的上表面上形成的厚度为T7。在一些实施例中，厚度T7可以取决于相邻导 电部件之间的距离，以利于空腔116的形成。例如，当导线120与导电部件112之间的间隔 约为20人时，厚度T7可以约为IOA (如，间隔宽度的一半）。还如图15所示，加固层IlOB 可以沉积至覆盖导电部件112/导线120的顶面，但是在其他实施例中，可以仅部分地覆盖 或不覆盖顶面。
[0056] 随后，在图16中，使用任何适当的方法（如，CVD)将ELK层IlOA沉积在加固层 IIOB的顶面上方。在一些实施例中，ELK层IIOA用于降低各个导电部件周围的介电材料的 k值，有利地降低了寄生电容。在沉积ELK层IlOA之后，平坦化工艺（如，CMP、回蚀刻等） 可以用于暴露导电部件112和导线120。因此，可以在导电部件112和导线120周围形成多 层介电层110。介电层110包括沿着导电部件的侧壁延伸的加固层110B，以提高器件200 的结构完整性。还可以形成ELK层IlOA和空腔116,以降低多层介电层110的k值。
[0057] 图17和图18示出了在导电部件112和导线120上方形成非平坦保护层114。首 先，在图17中，回蚀加固层IlOB和ELK层110A，使得加固层IlOB和ELK层IlOA的顶面低 于导电部件112和导线120的顶面。接下来，在图18中，使用任何适当的工艺（如，CVD、 PECVD等）将保护层114沉积在加固层110B、ELK层110A、导电部件112和导线120上方。 在一些实施例中，保护层114至少沿着导电部件112和导线120的上部侧壁延伸。如上所 述，通过使用非平坦保护层，增大了保护层114内离子扩散至导电部件112/导线120的距 离，提高了器件性能（如，提高TDDB性能）。
[0058] 图19示出了根据各个实施例的用于制造半导体器件的示例性工艺流程图300。在 步骤302中，在一个或多个介电层（如，介电层110和/或多层介电层IlOA至110D)中形 成通孔开口（如，开口 210)。通孔开口暴露下面的导电部件（如，导电部件106)。在步骤 304中，沟槽开口形成在一个或多个介电层中并且连接至通孔开口。
[0059] 在步骤306至310中，形成双镶嵌导电部件（如，导电部件112)。在步骤306中， 例如，使用化学镀，用高EM电阻材料（如，底部112B的材料）至少填充通孔开口的约20%。 在步骤308中，在沟槽/通孔开口的侧壁上和高EM电阻材料上沉积导电阻挡层（如，导电 阻挡层112C)。在步骤310中，用与高EM电阻材料不同的导电材料（如，铜）填充沟槽开口 和通孔开口的剩余部分。
[0060] 在一些实施例中，工艺流程可以继续步骤312,其中去除一个或多个介电层的牺牲 层部分（如，牺牲层202)。在步骤314中，可以沿着双镶嵌导电部件的侧壁沉积加固层（如， 加固层110B)。加固层的沉积可以包括：加固层在相邻部件之间的间隔具有高纵横比的位 置处形成空腔（如，空腔116)。在步骤316中，ELK层（如，ELK层110A)沉积在加固层上 方。在一些实例中，工艺流程还可以继续步骤314,其中使一个或多个介电层的顶面凹进。 在步骤316中，在一个或多个介电层和双镶嵌导电部件上方形成非平坦的保护蚀刻停止层 (如，蚀刻停止层114)。非平坦的保护蚀刻停止层还可以沿着双镶嵌导电部件的侧壁延伸。
[0061] 因此，如上所述，示例性互连层至少包括具有双镶嵌结构的导电部件。导电部件的 通孔部分的底部可以由高EM电阻材料（如，Co、Ta、TaN等）形成。在一些实施例中，底部 通孔部分至少占导电部件的通孔部分的总厚度的大约20%。应该观察到，例如，通过如上所 述配置通孔部分的底部，减少在导电部件中形成空腔，可以提高EM特性和器件性能。附加 地，加固层可以设置在导电部件的导线部分的侧壁上。加固层可以提高互连层的结构完整 性，并且空腔和/或ELK层可以形成在加固层中和/或沉积在加固层上方，以降低互连层的 介电常数。此外，保护蚀刻停止层可以沉积在导电部件上方。保护蚀刻停止层可以是非平 坦的并且沿着导电部件的上部侧壁延伸，以增大蚀刻停止层内离子的扩散距离，提高器件 性能。
[0062] 根据实施例，一种半导体器件包括：第一导电部件，位于介电层中；以及第二导电 部件，位于介电层上方并电连接至第一导电部件。第二导电部件包括双镶嵌结构，并且还包 括：顶部，位于第二导电部件的线部分和通孔部分内；和底部，位于第二导电部件的通孔部 分中。底部包括与顶部不同的导电材料，并且底部的厚度至少为第二导电部件的通孔部分 的总厚度的大约百分之二十。
[0063] 根据另一实施例，一种器件包括：第一低k介电层，包括第一导电部件；第二低k 介电层，位于第一低k介电层上方；加固层，位于第二低k介电层上方；以及第三低k介电 层，位于加固层上方。第三低k介电层的介电常数小于加固层的介电常数。该器件还包括 第二导电部件，延伸穿过第二低k介电层、加固层和第三低k介电层。加固层的一部分设置 在第三低k介电层与第二导电部件之间。第二导电部件包括：导线；导电通孔的顶部部分， 平滑地连接至导线；导电阻挡层，位于导线和导电通孔的顶部部分的侧壁上；以及导电通 孔的底部部分，包括与导电通孔的顶部部分不同的材料。导电阻挡层设置在顶部导电通孔 与底部导电通孔之间。
[0064] 根据又一实施例，一种用于形成半导体器件的方法包括：在一个或多个介电层中 图案化通孔开口；以及在一个或多个介电层中图案化连接至通孔开口的沟槽开口。通孔开 口暴露一个或多个介电层下方的第一导电部件。该方法还包括：在一个或多个介电层中形 成第二导电部件并且第二导电部件电连接至第一导电部件。形成第二导电部件包括：用第 一导电材料至少化学镀通孔开口的大约百分之二十；在第一导电材料上方沉积导电阻挡 层；以及用与第一导电材料不同的第二导电材料填充沟槽开口和通孔开口的剩余部分。
[0065] 上面论述了多个实施例的部件使得本领域技术人员能够更好地理解本发明的各 个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行 与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还 应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神 和范围的情况下做出各种变化、替换和改变。
【主权项】
1. 一种半导体器件，包括： 第一导电部件，位于介电层中； 第二导电部件，位于所述介电层上方并且电连接至所述第一导电部件，其中，所述第二 导电部件包括双镶嵌结构并且还包括： 顶部，位于所述第二导电部件的导线部分和通孔部分内；以及 底部，位于所述第二导电部件的通孔部分中，其中，所述底部包括与所述顶部不同的导 电材料，并且所述底部的厚度至少为所述第二导电部件的通孔部分的总厚度的大约百分之 二十。2. 根据权利要求1所述的半导体器件，其中，所述第二导电部件还包括：导电阻挡层， 设置在所述顶部的侧壁上，所述导电阻挡层还设置在所述顶部与所述底部之间。3. 根据权利要求1所述的半导体器件，其中，所述顶部包括铜，并且所述底部包括钴、 钽、氮化钽或它们的组合。4. 根据权利要求1所述的半导体器件，其中，所述介电层上方的底部的厚度为所述通 孔部分的总厚度的大约百分之二十至大约百分之四十。5. 根据权利要求1所述的半导体器件，其中，所述底部部分地设置在所述第一导电部 件内。6. 根据权利要求1所述的半导体器件，还包括：加固层，至少部分地设置在所述第二导 电部件的导线部分的侧壁上。7. -种器件，包括： 第一低k介电层，包括第一导电部件； 第二低k介电层，位于所述第一低k介电层上方； 加固层，位于所述第二低k介电层上方； 第三低k介电层，位于所述加固层上方，其中，所述第三低k介电层的介电常数小于所 述加固层的介电常数；以及 第二导电部件，延伸穿过所述第二低k介电层、所述加固层和所述第三低k介电层，其 中，所述加固层的一部分设置在所述第三低k介电层与所述第二导电部件之间，并且所述 第二导电部件包括： 导线； 导电通孔的顶部部分，平滑地连接至所述导线； 导电阻挡层，位于所述导线的侧壁和所述导电通孔的顶部部分的侧壁上；以及 导电通孔的底部部分，包括与所述导电通孔的顶部部分不同的材料，其中，所述导电阻 挡层设置在所述导电通孔的顶部部分与所述导电通孔的底部部分之间。8. 根据权利要求7所述的器件，其中，所述导线和所述导电通孔的顶部部分包括铜，并 且所述导电通孔的底部部分包括钴、钽、氮化钽或它们的组合。9. 一种用于形成半导体器件的方法，所述方法包括： 在一个或多个介电层中图案化通孔开口，其中，所述通孔开口暴露位于所述一个或多 个介电层下方的第一导电部件； 在所述一个或多个介电层中图案化沟槽开口，其中，所述沟槽开口连接至所述通孔开 口；以及 在所述一个或多个介电层中形成第二导电部件并且所述第二导电部件电连接至所述 第一导电部件，其中，形成所述第二导电部件包括： 用第一导电材料至少化学镀所述通孔开口的大约百分之二十； 在所述第一导电材料上方沉积导电阻挡层；和 用与所述第一导电材料不同的第二导电材料填充所述沟槽开口和所述通孔开口的剩 余部分。10.根据权利要求9所述的方法，其中，所述第一导电材料包括钴、钽、氮化钽或它们的 组合，并且所述第二导电材料包括铜。
【文档编号】H01L21/768GK106057772SQ201510610880
【公开日】2016年10月26日
【申请日】2015年9月23日
【发明人】黄义钧, 姚志翔, 郑价言, 江文铨, 黄瀛文
【申请人】台湾积体电路制造股份有限公司