晶体管中的应变补偿的制作方法

晶体管中的应变补偿的制作方法
【专利摘要】实施例包括器件，该器件包括：耦合到衬底的、具有第一晶格常数的第一外延层；位于第一层上的、具有第二晶格常数的第二外延层；接触第二层的上表面的、具有不等于第二晶格常数的第三晶格常数的第三外延层；以及位于第三层上的、包括沟道区的外延器件层；其中(a)第一层是弛豫的并且包括缺陷，(b)第二层是压缩应变的并且第三层是拉伸应变的，并且(c)第一层、第二层、第三层、以及器件层都被包括在沟槽中。在本文中描述了其它实施例。
【专利说明】
晶体管中的应变补偿
技术领域
[0001] 本发明的实施例通常设及集成电路器件，并且更具体地设及晶体管、多栅极晶体 管、PM0S和NM0S晶体管、W及纳米带和纳米线晶体管。
【背景技术】
[0002] 朝着日益更小和更高度集成的电路（1C)的推动力将巨大的要求置于用于构造形 成那些1C的器件的技术和材料上。运样的1C建立在并入各种常见设备(例如，计算机、汽车、 电视机、游戏系统、二极管、激光器、光电探测器、磁场传感器、CD播放器、可穿戴式电子仪器 (例如，智能手表和眼镜）、智能电话、W及更一般而言地移动计算节点）的忍片中。运些忍片 的部件包括例如晶体管(例如，CMOS(互补型金属氧化物半导体)器件）、电容式结构、电阻式 结构、W及在1C的部件与外部设备之间提供电子连接的金属线。
【附图说明】
[0003] 根据所附权利要求、一个或多个示例性实施例的W下【具体实施方式】、W及相对应 的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：
[0004] 图1包括在本发明的实施例中的具有外延材料的沟槽。
[0005] 图2包括在本发明的实施例中的图1的沟槽，其中，绝缘体材料被部分蚀刻掉W暴 露沟道材料。
[0006] 图3包括在本发明的实施例中的并入到开关器件(例如，晶体管）中的图1和2的沟 槽。
[0007] 图4包括在本发明的实施例中的并入到开关器件(例如，晶体管）中的图1和2的沟 槽。
[000引图5包括在本发明的实施例中的纳米带。
[0009] 图6包括在本发明的实施例中的描述用于制造应变补偿的晶体管的方法的流程 图。
【具体实施方式】
[0010] 现在将参照附图，在附图中，相同结构可从被提供有相同的后缀附图标记。为了更 清楚地示出各个实施例的结构，本文中所包括的附图是半导体/电路结构的图解表示。因 此，所制造的集成电路结构(例如，在显微照片中）的实际外观可W在仍并入所示实施例的 要求保护的结构的同时看起来不同。此外，附图可W只示出有助于理解所示实施例的结构。 可W不包括本领域中公知的附加结构W保持附图的清晰。例如，不必示出半导体器件中的 每一层。"实施例"、"各个实施例"等指示如此描述的（多个)实施例可W包括特定的特征、结 构或特性，但不是每一个实施例都必须包括所述特定的特征、结构或特性。一些实施例可W 具有针对其它实施例而描述的特征中的一些、全部特征或不具有运些特征。"第一"、"第 二"、"第Ξ"等描述共同的对象并且指示设及的是相同对象的不同实例。运样的形容词并不 暗示如此描述的对象必须采用时间上、空间上的给定顺序、采用排序、或采用任何其它方 式。"连接"可W指示元件彼此直接物理或电接触;并且"禪合"可W指示元件彼此协作或交 互，但是元件可W或可W不直接物理或电接触。
[0011] 如W上所提及的，1C正在变得更小，并且运呈现出1C的部件（例如，晶体管）的问 题。具体地，随着晶体管的元件的间距变得越来越小，源极和漏极区体积缩小，并且通过源 极和漏极区提供单轴晶体管沟道应力变得越来越难。考虑到晶体管的沟道区中的应力可W 提高晶体管性能，将应力并入到沟道区中（而不依赖于源极和漏极区来供应应力）的器件是 有用的。
[0012] 本文中所述的实施例提供了具有沟道结构的晶体管，沟道结构具有从衬底(和/或 衬底上的层)传递的应力。还提供了由层间压缩和拉伸层组成的沟道结构和制造运样的沟 道结构的方法。本发明的附加实施例提供了在沟道区中具有多个应变纳米带或纳米线的晶 体管。在运些实施例中，沟道结构可W被包括在高宽比捕获(ART)沟槽内。ART沟槽将外延引 起的缺陷限制到沟道区之下和沟槽内，从而产生比如果沟道包括缺陷的情况下更有效地操 作的相对无缺陷的沟道。此外，在一些实施例中，对沟道结构进行应变，从而允许结构具有 显著的高度(超过它们的传统临界层高度），同时维持沟道结构中的应变。运允许构建具有 足够大W提供良好的切换性能的沟道的多栅极结构。
[0013] 图1包括形成在绝缘材料(例如，层间电介质（ILD) 141和顶上衬底105)内的ART沟 槽109。衬底105可W包括例如Si dART是基于W特定角度向上传播的穿透位错。在ART中，在 具有足够高的高宽比的第一半导体(S1)中产生沟槽，W使得位于沟道中的第二半导体(S2) 中的缺陷在沟槽的侧壁上终止，并且位于终端上方的任何层是相对无缺陷的。沟槽可W或 可W不包括阻挡部。
[0014] 层110位于衬底105上。层110的外延材料可W具有第一晶格常数(在立方体单元晶 体中的原子之间的距离）。层110的材料可W包括例如化-xGex(例如，Si.sGe.5)。层111可W直 接接触层110的上表面。层111可W包括具有第二晶格常数的外延材料。层111的材料可W包 括例如Si(i-y)Gey，其中Υ<Χ(例如Si.7Ge.3)。直接接触层111的上表面的层112包括具有不等 于第二晶格常数的第Ξ晶格常数的外延材料。层112的材料可W包括例如Si(i-z)Gez，其中Z〉 X(例如，Si.3Ge.7)。使用SiGe材料作为示例，随着Ge含量的增加，运些材料的晶格常数增大。 另外，(?含量在层上传递应变。因此，层111(使用Si(i-y)Gey(其中Υ<0.5)作为示例)是拉伸应 变的，并且层112(使用Si(i-z)Gez(其中Ζ〉0.5)作为示例)是压缩应变的。
[0015] 图1的器件还包括直接接触层112的上表面的层113。层113包括具有实质上等于 (层111的)第二晶格常数的第四晶格常数的外延材料。因此，如果层111是拉伸应变的（由于 其与层110的晶格失配），则层113也会如此。层114直接接触层113的上表面。层114包括具有 实质上等于(层112的）第Ξ晶格常数的第五晶格常数的外延材料。因此，如果层112是压缩 应变的（由于其与第一层110的晶格失配），则第四层114也会如此。在实施例中，层 包括相同的材料(例如Si.7Ge.3)，并且层112、114包括相同的材料(例如Si.沁e.7)。
[0016] 外延器件层116被包括在层110、111、112、113、114上。层111、112、113、114包括交 替的相反应变层。如果层111是压缩应变的，则层112是拉伸应变的，并且层113是压缩应变 的。如果层111是拉伸应变的，则层112是压缩应变的，并且层113是拉伸应变的。尽管到目前 为止讨论了层111、112、113、114，交替的和相反应变层的数量可^少至两层(例如，层111、 112)或可W扩展到5、8、11、14个层或更多。例如，层115被示出并且包括与层113相同的材料 (并且因此相同的晶格常数和相同的应变），然而很多其它层可被包括在层110与层116之 间。
[0017]器件层116包括沟道区，并且如下将讨论的，可W最终禪合到源极区和漏极区W提 供晶体管。
[001引由层110、111、112、113、114、115、116组成的"叠置体"包括提供很多优点的属性的 唯一组合。例如，第一层110是弛豫的并包括缺陷，例如缺陷121、122、123。层110是弛豫的， 因为它的厚度D2延伸超过层110的临界层厚度，从而产生弛豫晶格失配(即，在层110与衬底 105之间的失配)的缺陷。（关于临界层厚度，如果外延层的厚度保持足够小W将弹性应变能 量维持在位错形成的能量W下，则应变层结构将针对位错形成在热力学上是稳定的，并且 被认为低于其临界层厚度。超过临界层厚度导致由缺陷引起的弛豫。）
[0019] 层111是应变的并且可W或可W不包括缺陷，例如缺陷121。层112是应变的且可W 或可W不包括缺陷，例如缺陷121。缺陷121从层110跨过层之间的边界界面延伸。在 运个边界界面处，层111使缺陷离开其线性路径并更直接地朝着沟槽109的侧壁"滑动"（见 边界入射区域150)。缺陷121从层111跨过层11U112之间的边界界面延伸。在运个边界界面 处，层112使缺陷离开其线性路径并更直接地朝着沟槽109的侧壁"滑动"到其最终终止的位 置。运个终止出现在缺陷向上前进到包括"实质上无缺陷"的器件层116之前。
[0020] 本领域中的普通技术人员将理解"实质上无缺陷"不是绝对术语，而相反是例如由 用于使层成像的成像源(例如，透射电子显微镜(TEM))的分辨率决定的相对术语。例如，"实 质上无缺陷"可W被解释为百万分之一(ppm)。
[0021] 此外，缺陷捕获是"2维的"并且包括在X-Y平面中捕获的缺陷（例如，缺陷121、 122)，W及具有Z平面中的元素的那些缺陷(例如，缺陷123)(其被示为从页面朝着观察者突 出）。
[0022] 在实施例中，层111包括比层110更低总数的缺陷，并且多个缺陷（例如，缺陷122) 在层110中终止。因此，随着一个远离衬底向上移动时，缺陷层110和一些或所有交替的应变 层111、112、113、114、115使缺陷朝着沟槽109的侧壁并且远离沟道部分116滑动。
[0023] 在实施例中，层110、111、112、113、114、115、116都被包括在具有至少2:1的高宽比 (深度化比宽度Wi)的沟槽109中，但其它实施例可W包括1.5、1.7、1.9、2.1、2.3、2.5、2.7等 的比。
[0024] 在实施例中，层110的第一晶格常数是W下情况之一：（a)大于层111的晶格常数并 小于层112的晶格常数，或(b)小于层111的晶格常数并大于层112的晶格常数。换句话说，如 果层110是弛豫的，则其上方紧邻的层(例如，层111)可W是相对于层110拉伸应变的或相对 于层110压缩应变的。此外，在不考虑第一应变层(例如，层111)是否是压缩应变的还是拉伸 应变的情况下，交替的相反应变层111、112、113、114、115的最终层(例如，图1的示例中的层 115)可W是压缩应变的或拉伸应变的。
[0025] 图2示出了可W如何进一步处理图1的结构。在图2中，绝缘材料141的部分凹进W 暴露沟道材料116的侧壁。
[0026] 图3示出了可W如何进一步处理图2的结构。在图3中，图2的暴露的部分现在被覆 盖有栅极电介质135和栅极电极材料140。此外，源极或漏极部分142现在禪合到源极或漏极 电极143。节点142的互补源极/漏极节点未在图3中示出，但将会位于栅极电极140的另一侧 上而不是节点142上。
[0027]图4包括沿着图3的线4-4截取的侧视图W示出栅极结构的侧视图。如图3中所示， 示出了沟道416和源极/漏极节点443连同它们相应的电极440、442。然而，互补源极/漏极节 点444及其电极445也被提供为包括应变补偿沟道416的架构的一个示例。
[00%]在实施例中，层111、112、113、114、115中的每个层包括小于其相应的临界层厚度 的深度或高度W防止从那些层内产生缺陷。
[0029] 在实施例中，器件层116、416是弛豫的，并且源极和漏极区443、444是负渗杂的W 产生NM0S器件。
[0030] 在实施例中，器件层416是拉伸应变的，并且源极和漏极区443、444是负渗杂的W 产生醒0S器件。在实施例中，直接位于器件层116下方和直接接触器件层的层(例如，层115) 是拉伸应变的并且层416是拉伸应变的。因此，在实施例中，器件层不必与其下面紧邻的层 为相反应变的。
[0031] 在实施例中，器件层116、416是压缩应变的，并且源极区和漏极区443、444是正渗 杂的W产生PM0S器件。在实施例中，直接位于器件层116、416下方和直接接触器件层的层是 压缩应变的。因此，在实施例中，器件层不必与其下面紧邻的层为相反应变的。
[0032] 在实施例中，器件层116比层111和层112中的任一层厚，考虑到相反和交替的应变 层允许器件层由于其扩大的临界层厚度而延长其深度化的能力，在实施例中，临界层厚度 常规地可W小于50nm但大于50nm。在实施例中，层110比层111和层112中的任一层厚，考虑 到层110有目的地延伸超过其临界层厚度W产生缺陷，并且层111、112、113、114、115有目的 地不延伸超过其相应的临界层厚度W避免产生缺陷。
[0033] 在实施例中，层111、层112、W及器件层116都是单轴应变的。通过使叠置体在沟槽 109内生长，应变保持在叠置体中，而如果叠置体通过双向应变的膜被蚀刻成罐状物则可能 失去一些或所有的应变（由于沿着膜的蚀刻边缘的弛豫）。
[0034] W上示例解决一种情形，在该情形中：第一层110是Si日.日Ge日.日，并且层111包括 SixGei-x巧中x〉.5)，层111是拉伸应变的，并且层112包括SiyGei-y(其中六.5)，层112是压缩 应变的。然而，其它实施例不是如此被限制的。例如，器件层可W包括器件材料，第二层(例 如，层111)和第Ξ层(例如，层112)的其中之一可W是拉伸应变的（例如，层111)，并且第二 层和第Ξ层中的另一个层(例如，层112)是压缩应变的，并且器件材料包括的晶格常数不等 于(大于或小于)第二层和第Ξ层(例如，层11U112)的晶格常数中的任一晶格常数。例如， 器件层可W包括器件材料，第二层和第Ξ层的其中之一可W是拉伸应变的（例如，层112)， 并且第二层和第Ξ层中的另一个层(例如，层111)是压缩应变的，并且器件材料包括的晶格 常数不等于(大于或小于)第二层和第Ξ层(例如，层11U112)的晶格常数中的任一晶格常 数。
[0035] 图5包括在本发明的实施例中的纳米带。图5包括形成在ILD 541内的ART沟槽509 和顶上衬底505。衬底505可W包括例如Si。第一层510位于衬底505上。第一层的第一外延材 料可W具有第一晶格常数(在立方体单元晶体中的原子之间的距离）。第一材料可W包括例 如Si.xGei-x(例如，Si.sGe.s)。第二层可W包括具有第二晶格常数的外延材料。第二材料可W 包括例如Si(i-y)Gey，其中户.5(例如，51.76日.3)。第；层512包括具有不等于第二晶格常数的 第^晶格常数的第^外延材料。第Ξ材料可W包括例如Si(i-z)Gez，其中z〉.5(例如， 81.366.7)。使用5166材料作为示例，随着66含量的增加，运些材料的晶格常数增大。另外，60 含量在层上传递应变。因此，第二层511(使用Si(i-y)Gey(其中户0.5)作为示例）是拉伸应变 的，并且第Ξ层512(使用Si(i-z)Gez(其中z〉0.5)作为示例)是压缩应变的。外延器件层516被 包括在层510、511、512、513(例如，包括与层511相同的材料和晶格常数^及应变）、514(例 如，包括与层512相同的材料和晶格常数W及应变)上。层511、512、513、514包括交替的相反 应变层。
[0036] 尽管图5类似于图1和3,但图5的不同之处在于器件层515在沿着其长度的至少一 个点和在其制造期间的至少一些点处在所有侧上被暴露。运可W使用本领域中的普通技术 人员已知的材料特定蚀刻技术来实现。被应变外延层占据的区域(例如，区域515)可W不被 栅极金属占据。在暴露层516(从而使纳米线或纳米带悬浮在例如源极区与漏极区之间或将 最终是源极区和漏极区的物体之间）之后，栅极氧化物材料535可W沉积在层516周围，在此 之后栅极金属540形成在栅极氧化物材料535周围。运描述了将器件层516图案化成纳米带 (或如果纳米带具有不平坦的剖面层515,结构则可W被称为例如纳米线）。层516的纳米带 被栅极包围W产生"环绕式"栅极。如图3-样，层516的沟道可W禪合到源极和漏极。
[0037] 因此，图5示出了具有应变纳米带沟道区的晶体管结构(但在其它实施例中包括一 条或多条纳米线）。（一般而言，纳米线可W被认为具有近似相等的宽度和高度，并且纳米带 可W被认为具有大于高度的宽度(长度尺寸是沿着线或带的长度的尺寸））。利用图5的纳米 带实施例，将一个或多个拉伸层或压缩层蚀刻掉W产生相对于层110应变的PM0S(使用压缩 应变层)或NM0S(使用拉伸应变层)的（多个)纳米带沟道区。在蚀刻掉层W暴露沟道层(并且 形成纳米带)的过程中，可W部分地(留下例如外延层515的残余物)或完全地蚀刻掉外延材 料。纳米线或纳米带可W悬浮在例如源极区与漏极区之间。
[0038] 尽管在图5中示出了单个纳米带，但其它数量的纳米带或纳米线是可能的，例如晶 体管管中的在1与10之间并且包括1和1〇、2与10之间、W及3与10之间的纳米带或纳米线，虽 然其它数量也是可能的。可W通过去除图1的叠置体中的一个或多个应变层来形成运些数 量的纳米带或纳米线。例如，可W通过去除一个或多个压缩应变层W产生一系列拉伸应变 纳米带或纳米线来形成一系列纳米带。例如，可W通过去除一个或多个拉伸应变层W产生 一系列压缩应变纳米带或纳米线来形成一系列纳米带。源极区和漏极区可W被制造成邻接 一个或多个纳米带或纳米线。应变纳米带/纳米线(相对于层110和/或衬底105)不需要使用 源极/漏极应力源。
[0039] 在实施例中，绝缘层设置在纳米带或纳米线之间和/或纳米带或纳米线与衬底之 间。运个绝缘可W用作"环绕式"栅极中的底部栅极隔离。
[0040] 图6包括在本发明的实施例中的描述用于制造应变补偿晶体管的方法的流程图。 方框605包括提供禪合到衬底的具有第一晶格常数的第一外延层(例如，层110)。方框610包 括提供位于第一层上的具有第二晶格常数的第二外延层(例如，层111)。方框615包括提供 接触第二层的上表面的具有不等于第二晶格常数的第Ξ晶格常数的第Ξ外延层(例如，层 112);并且重复步骤610、615W产生多个交替的相反应变层(例如，层113、114、和/或115)。 方框620包括在产生多个交替的相反应变层之后，提供位于第Ξ层上的包括沟道区的外延 器件层(例如，层116)。方框625包括在沟道区的端部处形成源极区和漏极区。方框630包括 将栅极电介质沉积在沟道区的至少两侧(例如，双栅极器件的两侧和Ξ栅极器件的Ξ侧)上 W及将栅极电极沉积在栅极电介质上。该方法可产生器件，其中（a)第一层是弛豫的并且包 括缺陷，（b)第二层是压缩应变的并且第Ξ层是拉伸应变的，并且k)第一、第二、第Ξ、和器 件层都被包括在沟槽中。该方法可产生器件，其中（a)第一层是弛豫的并且包括缺陷，（b)第 二层是拉伸应变的并且第Ξ层是压缩应变的，并且(C)第一、第二、第Ξ、和器件层都被包括 在沟槽中。
[0041] 尽管上述衬底105被提及为包括娃，但在其它实施例中，对于衬底105所选择的材 料可W是例如包括来自元素周期表的ιπ、ιν、和/或V族的元素及其组合的任何材料。
[0042] 在实施例中，层111、112、113、114、115在其临界层厚度^下生长^确保在运些层 中保持完全的压缩或拉伸应变。运些交替的相反应变层(相对于缺陷层110在压缩应变与拉 伸应变之间交替)可W在有最小到没有应变弛豫的情况下生长到极高的高度。一般而言，夹 层111、112、113、114、115可由纯元素和/或元素的混合物(例如，51和6、^及虹-￥半导体材 料(包括在周期表的第m列和第V列中找到的元素的材料））组成。在本发明的实施例中，沟 道结构可W包括量子阱，在量子阱中薄器件层邻近于与沟道材料相比具有更大带隙的层或 夹在运些层之间。通过相对于层110的晶格的晶格失配来产生相反应变的外延夹层111、 112、113、114、115。
[0043] 在实施例中，衬底包括SiGe，层110由SixGei-x组成，层111由SiYGei-Y组成（其中Y〉 X)，并且层 112 由 SizGei-z组成（其中 Z<X，1〉X>0)。
[0044] 在实施例中，衬底105和/或层110由InP组成（虽然可能是与InP不同的成分），层 111 由InxGai-xAs组成（其中 1 >X〉0.53)，并且层 112由ImGai-YAs组成（其中0.53八>0)。
[0045] 在实施例中，衬底105和/或层110由GaSb组成(虽然可W是与GaSb不同的成分），层 111由A1訊组成，并且层112由InAs组成。
[0046] 在实施例中，衬底105和/或层110由Ge组成(虽然层110可W包括一些杂质，从而使 其与衬底105晶格失配），层111由Si泌ei-x组成，并且层112由InYGai-YAs组成(其中1>X〉0并 且 1>Υ〉0)。
[0047] 在实施例中，衬底105和/或层110是GaAs(虽然可能是与GaAs不同的成分），层111 是GaAsxPi-x(其中X是在1与0之间的数字），并且层112是InYGai-冲(其中1>Υ〉0.51)。
[0048] 使用包括压缩和拉伸应变外延材料的交替层的外延夹层结构允许沟道结构，该沟 道结构保持层中的应变，同时比产生晶体管的沟道区中的应变的常规方法具有更大的高 度。在本发明的实施例中，晶体管的沟道区具有在1 Onm与1 OOnm之间或在25nm与85nm之间的 范围，虽然其它高度也是可能的。尽管在图1中示出了五层相反应变外延夹层111、112、113、 114、115，但也可W具有其它数量的运样的层，例如在3层与25层之间并且包括3层和25层或 在5层与25层之间，虽然其它数量也是可能的。
[0049] 在图4中，源极区和漏极区443、444邻接沟道区416的端部。在本发明的实施例中， 相对于层110的沟道应变被维持在沟道区中，并且不需要使用在沟道中产生应变的源极/漏 极材料。
[0050] 在实施例中，绝缘间隔体可W邻接栅极电介质135和栅极电极140。
[0051] 尽管图3公开了 Ξ栅极，但其它实施例可W包括具有应变沟道区的双栅极(双重栅 极)晶体管结构。例如，可W沿着沟道层116的侧壁但不沿着沟道层116的顶部形成双栅极。
[0052] 正如双栅极、Ξ栅极、W及"环绕式"栅极W上所描述的，实施例包括具有应变沟道 区的单栅极晶体管。对于单栅极晶体管，其它结构也是可能的，例如具有相对于彼此不同取 向的特征的结构和具有带不同的形状和/或尺寸的特征的结构。例如，具有相对于沟道区不 凹进的源极区和漏极区的单栅极晶体管结构也是可能的。
[0053] 可W例如通过超高真空化学气相沉积化HV-CVD)、快速热化学气相沉积(RTCVD)、 或分子束外延(M邸)来沉积本文中所述的外延材料(例如，层110、111、112、113、114、115、 116)。外延拉伸和压缩应变材料(分别具有相对于缺陷层110的更小和更大晶格常数的材 料)的交替层沉积到衬底上W产生层的叠置体。在对晶体管的沟道区的制造期间，拉伸和压 缩夹层(沿着相反的方向应变并且邻近于彼此的层)针对弛豫更加稳定，因为形成W使一层 弛豫的位错将增加另一层中的应变。因为平衡叠置体系统的弛豫要求是相反的，所W可W 创建沟道区的更大总临界厚度。通常，对于大于1.3%的晶格失配，不使用应变补偿的单膜 叠置体不能在没有弛豫或超过50nm高的缺陷形成的情况下生长。在本发明的实施例中，层 的叠置体可W具有从层3到25层或从5层到25层和/或10皿和10化m或在25皿与85皿之间的 高度。包括相反应变夹层的结构可W被包括在罐式场效应晶体管结构的罐状物中。
[0054] 在实施例中，栅极电介质材料包括例如绝缘材料，例如二氧化娃（Si〇2)、氮氧化 娃、氮化娃、和/或高k电介质材料。一般而言，高k电介质是具有比Si化的介电常数大的介电 常数的电介质材料。示例性高k电介质材料包括二氧化给化f〇2)、氧化给娃、氧化铜、氧化铜 侣、二氧化错(Z;r〇2)、氧化错娃、二氧化铁(Ti〇2)、五氧化粗(Ta地5)、氧化领锁铁、氧化领铁、 氧化锁铁、氧化锭、氧化侣、氧化铅筑粗、妮化铅锋、W及在半导体领域中已知的其它材料。
[0055] 在实施例中，栅极电极包括例如W下材料，例如:Ti、W、化、A1、及其合金、和具有稀 ±元素(例如，E;r、Dy)的合金或贵金属(例如，Pt)、W及氮化物(例如，TaN和TiN)。
[0056] 在实施例中，源极和/或漏极的材料包括例如：用于NM0S的Si、碳渗杂的Si、W及憐 渗杂的娃；W及用于PM0S应用的棚渗杂的Si泌ei-x、棚渗杂的Ge、棚渗杂的GexSni-x、W及P渗 杂的虹-V化合物。
[0057] 用于电介质层、特征、和/或ILD的典型电介质材料包括二氧化娃和低k电介质材 料。可W使用的附加电介质材料包括:碳渗杂的氧化物(CD0)、氮化娃、氮氧化娃、碳化娃、有 机聚合物(例如，全氣环下烧或聚四氣乙締、氣娃酸盐玻璃(FSG))、和/或有机娃酸盐(例如， 娃倍半氧烧、硅氧烷或有机娃酸盐玻璃）。电介质层可W包括用于进一步减小介电常数的小 孔。
[0058] 本文中所示的器件可W包括附加的结构，例如围绕器件的绝缘层、附加的衬底层、 金属沟槽W及将源极和漏极连接到1C器件的其它部件的通孔、W及其它附加的层和/或器 件。为了简单被示出为一层的部件可W包括相同或不同材料的多个层，运取决于例如在构 造器件时所采用的制作过程和器件的期望特性。
[0059] 在衬底(例如，半导体晶片)上安置本发明的实施方式。衬底表面(根据本发明的实 施例，晶体管结构可W形成在该衬底表面上）包括例如：氨终止娃（H-terminated S i 1 i con )、二氧化娃、娃、娃错、虹-V族(或在附加的周期表列编号方案中的13-14族)化合 物半导体、主族氧化物、金属、和/或二进制或混合金属氧化物。层和包括器件的层也可W被 描述为衬底或衬底的部分，在衬底或衬底的部分上制造本发明的实施例。衬底基部(在其上 构建半导体器件)典型地是被切割开W产生个体的1C忍片的半导体晶片。基部衬底(在其上 构建忍片)典型地是娃晶片，虽然本发明的实施例不取决于所使用的衬底的类型。衬底也可 W由错、錬化铜、蹄化铅、神化铜、憐化铜、神化嫁、錬化嫁、和/或单独地与娃或二氧化娃或 其它绝缘材料组合的其它m-v族材料组成。衬底可W是作为晶片的部分的体半导体材料。 在实施例中，半导体衬底是作为从晶片上分割的忍片的部分的体半导体材料。在实施例中， 半导体衬底是形成在绝缘体(例如，绝缘体上半导体(SOI)衬底)上方的半导体材料。在实施 例中，半导体衬底是在体半导体材料上方延伸的突起结构，例如罐状物。
[0060] W下示例属于进一步的实施例。
[0061] 示例1包括一种器件，其包括:具有衬底晶格常数的娃衬底;位于衬底上的、包括具 有第一晶格常数的第一外延材料的第一层;直接接触第一层的上表面的、包括具有第二晶 格常数的第二外延材料的第二层;直接接触第二层的上表面的、包括具有不等于第二晶格 常数的第Ξ晶格常数的第Ξ外延材料的第Ξ层；W及位于第Ξ层上的、包括禪合到源极和 漏极区的沟道区的外延器件层;其中（a)第一层是弛豫的并且包括缺陷，（b)第二层是应变 的并且包括缺陷，（C)第Ξ层是应变的，（d)器件层实质上不包括缺陷，（e)第一层、第二层、 第Ξ层、W及器件层都被包括在具有至少2:1的高宽比（深度比宽度）的沟槽中，并且(f)第 一晶格常数是下列情况之一大于第二晶格常数并且小于第Ξ晶格常数，W及(f) (η )小于第二晶格常数并且大于第Ξ晶格常数。
[0062] 在示例2中，示例1的主题可W可选地包括直接接触第Ξ层的上表面的、包括具有 实质上等于第二晶格常数的第四晶格常数的第四外延材料的第四层；W及直接接触第四层 的上表面的、包括具有实质上等于第Ξ晶格常数的第五晶格常数的第五外延材料的第五 层;其中，第四层和第五层均是应变的，并且器件层位于第五层上。
[0063] 在示例3中，示例1-2的主题可W可选地包括其中器件层直接接触第五层。
[0064] 在示例4中，示例1-3的主题可W可选地包括其中器件层是弛豫的，并且源极区和 漏极区是负渗杂的。
[0065] 在示例5中，示例1-4的主题可W可选地包括其中器件层是压缩应变的，并且源极 区和漏极区是正渗杂的。
[0066] 在示例6中，示例1-5的主题可W可选地包括其中直接位于器件层下方并且直接接 触器件层的层是压缩应变的。
[0067] 在示例7中，示例1-6的主题可W可选地包括其中器件层是拉伸应变的，并且源极 区和漏极区是负渗杂的。
[0068] 在示例8中，示例1-7的主题可W可选地包括其中直接位于器件层下方并且直接接 触器件层的层是拉伸应变的。
[0069] 在示例9中，示例1-8的主题可W可选地包括其中第二层包括比第一层更低总数的 缺陷，并且多个缺陷在第一层中终止。
[0070] 在示例10中，示例1-9的主题可W可选地包括其中器件层比第二层和第Ξ层中的 任一层厚。
[0071] 在示例11中，示例1-10的主题可W可选地包括其中器件层具有大于50nm的临界 层。
[0072] 在示例12中，示例1-11的主题可W可选地包括其中第一层比第二层和第Ξ层中的 任一层厚。
[0073] 在示例13中，示例1-12的主题可W可选地包括其中第二层中的缺陷从第二层的底 表面延伸到到沟槽的侧壁，缺陷在侧壁处终止。
[0074] 在示例14中，示例1-13的主题可W可选地包括其中第二层、第Ξ层、W及器件层都 是单轴应变的。
[0075] 在示例15中，示例1-14的主题可W可选地包括其中第一层直接接触衬底的上表 面，并且第一晶格常数不等于衬底晶格常数。
[0076] 在示例16中，示例1-15的主题可W可选地包括其中器件层包括Ge，第一层包括 Sii-xGex，第二层和第Ξ层中的一个层是拉伸应变的并且包括Sii-yGey，其中Υ<Χ，并且第二层 和第Ξ层中的另一个层是压缩应变的并且包括Sii-zGez，其中Ζ〉Χ。
[0077] 各种实施例包括不同的材料组合，例如且没有限制如W下组合：
[007引
[0079] 在示例17中，示例1-16的主题可W可选地包括其中器件层包括器件材料，第二层 和第Ξ层中的一个层是拉伸应变的，并且第二层和第Ξ层中的另一个层是压缩应变的，并 且器件材料包括的晶格常数不等于第一晶格常数和第二晶格常数中的任一个晶格常数。
[0080] 在示例18中，示例1-17的主题可W可选地包括设置在沟道区的至少两侧上的栅极 区，其中栅极区包括设置在栅极电极材料与沟道区之间的栅极电介质材料。
[0081] 在示例19中，示例16-18的主题可W可选地包括其中沟道区由纳米线和纳米带中 的至少一种组成，并且器件还包括设置在纳米线和纳米带中的至少一种的四侧上的栅极 区。
[0082] 示例20包括一种器件，其包括:禪合到衬底的、具有第一晶格常数的第一外延层； 位于第一层上的、具有第二晶格常数的第二外延层;接触第二层的上表面的、具有不等于第 二晶格常数的第Ξ晶格常数的第Ξ外延层；W及位于第Ξ层上的、包括沟道区的外延器件 层;其中（a)第一层是弛豫的并且包括缺陷，（b)第二层是压缩应变的并且第Ξ层是拉伸应 变的，并且(C)第一层、第二层、第Ξ层、W及器件层都被包括在沟槽中。
[0083] 在示例21中，示例20的主题可W可选地包括禪合到沟道区的源极和漏极区，其中 器件层是下列情况之一 ：（a)压缩应变的，源极和漏极区是正渗杂的，W及(b)拉伸应变的， 源极和漏极区是负渗杂的。
[0084] 在示例22中，示例20-21的主题可W可选地包括其中器件层比第二层和第Ξ层中 的任一层厚，并且第二层、第Ξ层、W及器件层都是单轴应变的。
[0085] 示例23包括一种用于形成晶体管的沟道区的方法，其包括:提供禪合到衬底的、具 有第一晶格常数的第一外延层;提供位于第一层上的、具有第二晶格常数的第二外延层;提 供接触第二层的上表面的、具有不等于第二晶格常数的第Ξ晶格常数的第Ξ外延层；W及 提供位于第Ξ层上的、包括沟道区的外延器件层;在沟道区的端部处形成源极和漏极区，将 栅极电介质沉积在沟道区的至少两侧上，W及将栅极电极沉积在栅极电介质上;其中(a)第 一层是弛豫的并且包括缺陷，（b)第二层是压缩应变的并且第Ξ层是拉伸应变的，并且（C) 第一层、第二层、第Ξ层、W及器件层都被包括在沟槽中。
[0086] 在示例24中，示例23的主题可W可选地包括其中器件层是下列情况之一 ：（a)压缩 应变的，源极和漏极区是正渗杂的，W及(b)拉伸应变的，源极和漏极区是负渗杂的。
[0087] 在示例24中，示例23的主题可W可选地包括其中器件层比第二层和第Ξ层中的任 一层厚，并且第二层、第Ξ层、W及器件层都是单轴应变的。
[0088] 已经出于说明和描述的目的介绍了本发明的实施例的前述描述。其并不旨在穷举 或将本发明限制到所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、 在……之上、在……之下、上、下、第一、第二等术语，它们仅用于描述性目的而不被认为是 限制性的。例如，标示相对垂直位置的术语指代衬底或集成电路的器件侧(或有源表面)是 该衬底的"顶"表面的情形;衬底实际上可W处于任何取向，W使得在标准的地面参考系中， 衬底的"顶"侦阿W低于"底"侧并且仍然落在术语"顶"的意义内。如本文中饱括权利要求 书中）所使用的术语"在……上"并不指示在第二层"上"的第一层直接在第二层上并且与第 二层直接接触，除非对此进行明确陈述;在第一层与位于第一层上的第二层之间可W存在 第Ξ层或其它结构。可W在若干位置和取向上制作、使用或装运本文中所描述的器件或制 品的实施例。相关领域技术人员可W意识到，鉴于W上教导，可W做出许多修改和变化。本 领域技术人员将认识到针对图中所示的各个部件的各种等价组合和替换。因此，本发明的 范围旨在不受该【具体实施方式】的限制，而是受所附权利要求的限制。
【主权项】
1. 一种器件，包括： 硅衬底，其具有衬底晶格常数； 第一层，其位于所述衬底上，所述第一层包括具有第一晶格常数的第一外延材料； 第二层，其直接接触所述第一层的上表面，所述第二层包括具有第二晶格常数的第二 外延材料； 第三层，其直接接触所述第二层的上表面，所述第三层包括具有不等于所述第二晶格 常数的第三晶格常数的第三外延材料；以及 外延器件层，其位于所述第三层上，所述外延器件层包括耦合到源极区和漏极区的沟 道区； 其中，（a)所述第一层是弛豫的并且包括缺陷，（b)所述第二层是应变的并且包括缺陷， (c)所述第三层是应变的，（d)所述器件层实质上不包括缺陷，（e)所述第一层、所述第二层、 所述第三层、以及所述器件层都被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，并 且(f)所述第一晶格常数是下列情况之一 ：（f)(i)大于所述第二晶格常数并且小于所述第 三晶格常数，以及(f)( ? )小于所述第二晶格常数并且大于所述第三晶格常数。2. 根据权利要求1所述的器件，包括： 第四层，其直接接触所述第三层的上表面，所述第四层包括具有实质上等于所述第二 晶格常数的第四晶格常数的第四外延材料;以及 第五层，其直接接触所述第四层的上表面，所述第五层包括具有实质上等于所述第三 晶格常数的第五晶格常数的第五外延材料； 其中，所述第四层和所述第五层均是应变的，并且所述器件层位于所述第五层上。3. 根据权利要求2所述的器件，其中，所述器件层直接接触所述第五层。4. 根据权利要求1所述的器件，其中，所述器件层是弛豫的，并且所述源极区和所述漏 极区是负掺杂的。5. 根据权利要求1所述的器件，其中，所述器件层是压缩应变的，并且所述源极区和所 述漏极区是正掺杂的。6. 根据权利要求5所述的器件，其中，直接位于所述器件层下方并且直接接触所述器件 层的层是压缩应变的。7. 根据权利要求1所述的器件，其中，所述器件层是拉伸应变的，并且所述源极区和所 述漏极区是负掺杂的。8. 根据权利要求7所述的器件，其中，直接位于所述器件层下方并且直接接触所述器件 层的层是拉伸应变的。9. 根据权利要求1所述的器件，其中，所述第二层包括比所述第一层更低总数的缺陷， 并且多个缺陷在所述第一层中终止。10. 根据权利要求1所述的器件，其中，所述器件层比所述第二层和所述第三层中的任 一层厚。11. 根据权利要求10所述的器件，其中，所述器件层具有大于50nm的临界层。12. 根据权利要求10所述的器件，其中，所述第一层比所述第二层和所述第三层中的任 一层厚。13. 根据权利要求1所述的器件，其中，所述第二层中的缺陷从所述第二层的底表面延 伸到所述沟槽的侧壁，所述缺陷在所述侧壁处终止。14. 根据权利要求1所述的器件，其中，第二层、第三层、以及器件层都是单轴应变的。15. 根据权利要求1所述的器件，其中，所述第一层直接接触所述衬底的上表面，并且所 述第一晶格常数不等于所述衬底晶格常数。16. 根据权利要求1所述的器件，其中，所述器件层包括Ge，所述第一层包括SinGex，所 述第二层和所述第三层中的一个层是拉伸应变的并且包括Si^Gey，其中Y〈X，并且所述第 二层和所述第三层中的另一个层是压缩应变的并且包括Si^Gez，其中Ζ>Χ。17. 根据权利要求1所述的器件，其中，所述器件层包括器件材料，所述第二层和所述第 三层中的一个层是拉伸应变的，并且所述第二层和所述第三层中的另一个层是压缩应变 的，并且所述器件材料包括的晶格常数不等于所述第一晶格常数和所述第二晶格常数中的 任一个晶格常数。18. 根据权利要求1所述的器件，包括设置在所述沟道区的至少两侧上的栅极区，其中， 所述栅极区包括设置在栅极电极材料与所述沟道区之间的栅极电介质材料。19. 根据权利要求1所述的器件，其中，所述沟道区包括纳米线和纳米带中的至少一种， 并且所述器件还包括设置在纳米线和纳米带中的至少一种的四侧上的栅极区。20. -种器件，包括： 第一外延层，其耦合到衬底，所述第一外延层具有第一晶格常数； 第二外延层，其位于所述第一层上，所述第二外延层具有第二晶格常数； 第三外延层，其接触所述第二层的上表面，所述第三外延层具有不等于所述第二晶格 常数的第三晶格常数；以及 外延器件层，其位于所述第三层上，所述外延器件层包括沟道区； 其中，（a)所述第一层是弛豫的并且包括缺陷，（b)所述第二层是压缩应变的并且所述 第三层是拉伸应变的，并且(c)所述第一层、所述第二层、所述第三层、以及所述器件层都被 包括在沟槽中。21. 根据权利要求1所述的器件，包括耦合到所述沟道区的源极区和漏极区，其中，所述 器件层是下列情况之一 ：（a)压缩应变的，所述源极区和所述漏极区是正掺杂的，以及(b)拉 伸应变的，所述源极区和所述漏极区是负掺杂的。22. 根据权利要求21所述的器件，其中，所述器件层比所述第二层和所述第三层中的任 一层厚，并且所述第二层、所述第三层、以及所述器件层都是单轴应变的。23. -种用于形成晶体管的沟道区的方法，包括： 提供耦合到衬底的、具有第一晶格常数的第一外延层； 提供位于所述第一层上的、具有第二晶格常数的第二外延层； 提供接触所述第二层的上表面的、具有不等于所述第二晶格常数的第三晶格常数的第 三外延层；以及 提供位于所述第三层上的、包括沟道区的外延器件层； 在所述沟道区的端部处形成源极区和漏极区， 将栅极电介质沉积在所述沟道区的至少两侧上，以及 将栅极电极沉积在所述栅极电介质上； 其中，（a)所述第一层是弛豫的并且包括缺陷，（b)所述第二层是压缩应变的并且所述 第三层是拉伸应变的，并且(C)所述第一层、所述第二层、所述第三层、以及所述器件层都被 包括在沟槽中。24. 根据权利要求23所述的器件，其中，所述器件层是下列情况之一：（a)压缩应变的， 所述源极区和所述漏极区是正掺杂的，以及(b)拉伸应变的，所述源极区和所述漏极区是负 掺杂的。25. 根据权利要求21所述的器件，其中，所述器件层比所述第二层和所述第三层中的任 一层厚，并且所述第二层、所述第三层、以及所述器件层都是单轴应变的。
【文档编号】H01L21/336GK106062963SQ201480076424
【公开日】2016年10月26日
【申请日】2014年3月28日
【发明人】V·H·勒, B·舒-金, J·T·卡瓦列罗斯, R·皮拉里塞泰, W·拉赫马迪, H·W·肯内尔
【申请人】英特尔公司