SiC MOSFET器件单元的制作方法
【专利摘要】本实用新型提供了一种SiC MOSFET器件单元，SiC MOSFET器件单元包括源极层、绝缘层、N+源极层、多晶硅栅层、栅极绝缘层、漏极层、P阱、P+区、P型植入区，绝缘层位于源极层和多晶硅栅层之间，栅极绝缘层位于多晶硅栅层的外侧，N+源极层位于栅极绝缘层和P+区之间，漏极层位于P型植入区的下方，P+区位于P阱内，P型植入区位于栅极绝缘层的下面。本实用新型在以高参杂浓度的N型SiC为衬底区的状况下，仍可使用传统的P型Silicon不需提高P井区的参杂浓度和深度，可以提供低导通电压和低导通电阻的特性且没有电子迁移率下降的问题。
【专利说明】
SiC MOSFET器件单元
技术领域
[0001]本实用新型涉及一种器件单元，具体地，涉及一种SiC MOSFET器件单元。
【背景技术】
[0002]由于SiC(碳化娃)有较高的能隙(energygap)的缘故，因此具备更高的临界崩溃电场的特性，在应用上可以使用高参杂浓度和更薄的N型SiC为衬底即可获得足够的耐压能力。由于提高了衬底区的浓度而且降低其厚度，可以大幅降低衬底区(drift reg1n)的电阻。
[0003]但是为了让组件跨压落在N型SiC衬底区，需要让P井区的有更高的相对浓度来避免空乏区延伸至Source区域造成耐压能力的下降，这样会提高组件导通的起始电压(threshold voltage)。另外由于junct1n接口高电场的缘故，需要P井区也需要具备高临界崩溃电场的特性，P型SiC虽然可以提供更高的崩溃电场，但是由于材料本身低电子迀移率(electron mobility)的关系，它会提高通道电阻(channel resistance)。
[0004]如图1所示，由于N型衬底区的轻参杂浓度低于P井区，因此空乏区主要落在N型衬底区，组件的耐压能力主要由相当厚度且轻参杂的N型衬底所提供，因此来自N型衬底区的电阻会是组件的导通电阻的主要来源之一。传统高压MOSFET的器件单元架构包括源极层1、绝缘层2、N+源极层3、多晶硅栅层4、栅极绝缘层5、漏极层6、P阱7。
[0005]如图2所示，在SiC工艺中，由于材料具有较高的临界崩溃电场特性，因此可以提高N型衬底的参杂浓度和降低厚度来获得足够的耐压能力，但是提高N型衬底的参杂浓度需要相对的提高P井区的浓度和深度来避免空乏区的过度延伸至Source区域造成耐压能力的下降，这样会提高组件导通的起始电压(threshold voltage)和通道电阻(channelresistance)，另外由于连接(junct1n) 口高电场的缘故，需要P井区也需要具备高临界崩溃电场的特性(P_SiC)。
【实用新型内容】
[0006]针对现有技术中的缺陷，本实用新型的目的是提供一种SiCMOSFET器件单元，其在以高参杂浓度的N型SiC为衬底区的状况下，仍可使用传统的P型Silicon不需提高P井区的参杂浓度和深度，可以提供低导通电压和低导通电阻的特性且没有电子迀移率下降的问题。
[0007]根据本实用新型的一个方面，提供一种SiCMOSFET器件单元，其特征在于，包括源极层、绝缘层、N+源极层、多晶硅栅层、栅极绝缘层、漏极层、P阱、P+区、P型植入区，绝缘层位于源极层和多晶硅栅层之间，栅极绝缘层位于多晶硅栅层的外侧，N+源极层位于栅极绝缘层和P+区之间，漏极层位于P型植入区的下方，P+区位于P阱内，P型植入区位于栅极绝缘层的下面。
[0008]本实用新型的SiC MOSFET器件单元，其制造方法包括以下步骤:
[0009]步骤一，在N型基质上沉积N型的SiC层，在N型的SiC层上方则再沉积一般的P型硅层；
[0010]步骤二，第一栅极沟槽曝光显影及蚀刻；
[0011]步骤三，在蚀刻及光阻去除后作P型离子植入；
[0012]步骤四，栅极沟槽介电层沉积；
[0013]步骤五，N型多晶硅沉积及回蚀刻；
[0014]步骤六，N型重参杂离子植入在这里N型重参杂浓度要求大于步骤三的P型离子植入浓度；
[0015]步骤七，第二沟槽曝光显影及蚀刻；
[0016]步骤八，P型SiC皇晶沉积，在这里P型SiC的参杂浓度大于P型硅的参杂浓度；
[0017]步骤九，介电层沉积及连接曝光显影及蚀刻，金属层沉积曝光显影及蚀刻。
[0018]优选地，所述步骤二的具体步骤如下:光胶涂布后使用光罩曝光及光胶显影，利用电浆蚀刻形成栅极沟槽，光阻去除。
[0019]优选地，所述步骤四的具体步骤如下:使用酸槽进行沉积前清洗，使用高温炉管形成薄氧化硅，使用酸槽进行薄氧化层去除，栅极沟槽介电层沉积。
[0020]与现有技术相比，本实用新型具有如下的有益效果:本实用新型在以高参杂浓度的N型SiC为衬底区的状况下，仍可使用传统的P型Si I icon不需提高P井区的参杂浓度和深度，可以提供低导通电压和低导通电阻的特性且没有电子迀移率下降的问题。
【附图说明】
[0021]通过阅读参照以下附图对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显:
[0022]图1为传统高压MOSFET的器件单元架构的结构示意图。
[0023]图2为现有SiC工艺形成的MOSFET的组件的结构示意图。
[0024]图3为本实用新型SiCMOSFET器件单元的结构示意图。
[0025]图4为本实用新型进行初始晶圆制造时的结构示意图。
[0026]图5为本实用新型进行蚀刻及光阻去除后作P型离子植入时的结构示意图。
[0027]图6为本实用新型进行N型多晶硅沉积及回蚀刻时的结构示意图。
[0028]图7为本实用新型进彳丁P型SiC皇晶丨几积时的结构不意图。
[0029]图8为本实用新型形成源极层和绝缘层时的结构示意图。
【具体实施方式】
[0030]下面结合具体实施例对本实用新型进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本实用新型，但不以任何形式限制本实用新型。应当指出的是，对本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进。这些都属于本实用新型的保护范围。
[0031]如图3所示，本实用新型SiC MOSFET器件单元包括源极层1、绝缘层2、N+源极层3、多晶硅栅层4、栅极绝缘层5、漏极层6、P阱7、P+区8、P型植入区9，绝缘层2位于源极层I和多晶硅栅层4之间，栅极绝缘层5位于多晶硅栅层4的外侧，N+源极层3位于栅极绝缘层5和P+区8之间，漏极层6位于P型植入区9的下方，P+区8位于P阱7内，P型植入区9位于栅极绝缘层5的下面。图1至图3中的E代表电场强度。
[0032]本实用新型SiC MOSFET器件单元的制造方法包括以下步骤:
[0033]步骤一，如图4所示，在N型基质1上沉积N型的S i C层11，在N型的S i C层上方则再沉积一般的P型娃层12;
[0034]步骤二，制作第一栅极沟槽(gatetrench)，具体步骤如下:光胶涂布后使用光罩曝光及光胶显影，利用电浆蚀刻形成栅极沟槽(gate trench)，光阻去除；
[0035]步骤三，如图5所示，在蚀刻及光阻去除后作P型离子植入；
[0036]步骤四，栅极沟槽介电层沉积，具体步骤如下:使用酸槽进行沉积前清洗(pre-clean) ，使用高温炉管形成薄氧化硅，使用酸槽进行薄氧化层去除 ，栅极沟槽介电层沉积；
[0037]步骤五，如图6所示，N型多晶硅沉积及回蚀刻，具体是使用炉管沉积N型多晶硅，多晶娃回蚀刻(etching back)；
[0038]步骤六，N型重参杂离子植入，在这里N型重参杂浓度要求大于步骤三的P型离子植入浓度;步骤六是通过离子植入机进行N型重参杂离子植入。
[0039]步骤七，第二沟槽(trench)曝光显影及蚀刻，具体步骤如下:光胶涂布后使用光罩曝光及光胶显影，利用电浆蚀刻形成栅极沟槽(gate trench)，光阻去除；
[0040]步骤八，如图7所示，P型SiC皇晶沉积，在这里P型SiC的参杂浓度大于P型硅的参杂浓度；
[0041]步骤九，介电层沉积及连接(contact)曝光显影及蚀刻，金属层沉积曝光显影及蚀亥IJ。步骤九的具体步骤如下:介电层沉积，光胶涂布后使用光罩曝光及光胶显影，利用电浆蚀刻形成栓塞(contact)结构，光阻去除，金属沉积前清洗，金属沉积，光胶涂布后使用光罩曝光及光胶显影，金属蚀刻，光阻去除。
[0042]图8的W表示第一栅极沟槽(gate trench)和第二沟槽(trench)之间的距离，H表示第二次沟槽(trench)的深度减掉步骤6N型重参杂离子植入所形成N型区域的深度。由于所需要耐压的不同，在设计上需要针对步骤一:“N型的SiC层11和P型硅层12”的浓度在高电压下所形成的电场分布来设计” W”和” H”这两个参数来改变组件内的电场分布来提高组件的耐压。
[0043]本实用新型在P阱内增加一个重参杂的P+区，通过设计上参数的调整可以改变电场的分布降低连接口电场，在增加N型衬底的参杂浓度的状况下，不需特别提高P井区的深度和参杂浓度即可抑止空乏区延伸至源极N+区域，因此可以大幅降低组件的导通电阻。另外由于连接口电场降低的缘故，可以使用传统的P型硅没有电子迀移率下降的问题。本实用新型不需复杂的工艺，在采用高参杂浓度SiC为状况下，仍可使用一般P型硅而且不需特别提高P井区浓度及深度，可以改善SiC材料电流信道低电子移动率的问题而且具有低起始电压及低导通电阻的优点。
[0044]以上对本实用新型的具体实施例进行了描述。需要理解的是，本实用新型并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本实用新型的实质内容。
【主权项】
1.一种SiC MOSFET器件单元，其特征在于，包括源极层、绝缘层、N+源极层、多晶硅栅层、栅极绝缘层、漏极层、P阱、P+区、P型植入区，绝缘层位于源极层和多晶硅栅层之间，栅极绝缘层位于多晶硅栅层的外侧，N+源极层位于栅极绝缘层和P+区之间，漏极层位于P型植入区的下方，P+区位于P阱内，P型植入区位于栅极绝缘层的下面。
【文档编号】H01L29/06GK205621741SQ201620115677
【公开日】2016年10月5日
【申请日】2016年2月4日
【发明人】廖奇泊, 陈俊峰, 古夫, 古一夫, 周雯
【申请人】上海晶亮电子科技有限公司