专利名称：用以提高可靠电压操作范围的分门极驱动方案的制作方法
技术领域：
本发明涉及功率调节器，尤其涉及DC/DC变换器。
背景技术：
直流-直流(DC/DC)变换器通常包括上部驱动器部分和下部驱动器部分，用以通 过外部电感器和外部电容器将电流传送给负载。 例如，图1显示了一种DC/DC变换器系统100，该系统具有被称为"buck"结 构的降压结构。脉宽调制器(PWM)控制器110控制上部驱动器和下部驱动器，其中上部 驱动器包含PMOS晶体管120而下部驱动器包含NMOS晶体管130。 晶体管120和130 通常采用功率晶体管来实现。负载140可经由电感器150和电容器160与晶体管120和 晶体管130的输出相耦合。系统100还包括寄生电感I^和I^，弓I起寄生电感I^和I^的 可能是封装印制电路板的线路电感，诸如电容器180这样的外部去耦电容器的有限等效 串连电感(ESL)，或是其他因素。在操作中，PWM控制器110交替地接通和断开晶体管 120和晶体管130，因此电流交替流过电流路径L和电流路径12。 图1所示结构对于大电流应用来说可能不是最佳的，这是因为PMOS功率晶体 管一般有较大的导通状态下的漏极-源极电阻RK例如对PMOS功率晶体管来说，其 RDS—。n —般比同等尺寸的NMOS晶体管的RDS—。n值高两到三倍。为了获得同等的RDS—。n， 将需要增大PMOS功率晶体管的尺寸。然而，较大的器件会导致门开关损耗增加，并可 能导致所不希望的庞大模片尺寸。 另一方面，可以同时对于上部驱动器和下部驱动器使用NMOS功率晶体管。图 2A显示了这样一种可选实施例。DC/DC变换器系统200包括PWM控制器210用以控制 上部驱动器，该上部驱动器包含顶部NMOS晶体管220和底部NMOS晶体管230。系统 200还包括与顶部晶体管220相连的驱动器前置自举电路215和自举电容CBS 218。
由于NMOS晶体管的RDS—。n值相对相应的PMOS晶体管来说较低，图2A所示实 施例可以比图l所示实施例提供更高性能。然而，附加驱动器前置自举电路使得系统的 复杂度增大。如果NMOS晶体管220是集成的，则NMOS晶体管220在导通状态下的击 穿电压对更高的电流应用来说可能过低，换言之，可能不得不减小可靠输入电压的操作 范围。 例如，图2B显示了在多个V^值下，典型的5VNMOS晶体管的击穿和阶跃恢 复特性。相之形成对照，图2C显示了典型的5VPMOS晶体管在相同的Ves值下的击穿 特性。NMOS晶体管在其门极电压为低或者说晶体管截止时可以经受高Ves。如图2C 所示，PMOS晶体管通常能够比同等NMOS晶体管更好地经受导通状态的电压负荷。
发明内容
本发明申请要求被转让给的美国临时专利申请第60/492,403号的优先权，该申 请于2003年8月4日提出，名称为"A Driver Scheme for Improved Reliability of High Efficiency, High Current Switched Regulator( —种用于提升高效高电流切换调节器可靠性 的驱动器方案)"，其全文在此结合作为参考资料。 概括地说，从一方面看，本发明提供了一种功率调节器，其包括具备第一驱动 器输出的第一驱动器和具备第二驱动器输出的第二驱动器。该第一驱动器可以包括第一 开关和第二开关，其中第一开关具有与第一驱动器输出相连的输出端，而且第二开关也 具有与第一驱动器输出相连的输出端。第一开关的功率耗散可小于第二开关的功率耗
散。例如，第一开关和第二开关可以采用晶体管来实现，其中第一开关由于其晶体管的 类型或尺寸而具有比第二开关更低的功率耗散。 上述第二开关的导通状态击穿电压可以比第一开关的导通状态击穿电压高。例 如，第一开关和第二开关可以用晶体管来实现，其中第二开关由于其晶体管的类型和尺 寸而具有比第一开关更高的导通状态击穿电压。 在某些实施例中，第一开关可以由NMOS晶体管构成，并且所述调节器还可以 包括与第一晶体管的门极相连的驱动器前置自举电路。 在某些实施例中，所述调节器可以包括用以断开第一驱动器的电路。该电路可 以被设置成通过控制施加到第一晶体管门极上的电压的第一断开起始时间和第一转换速 率来断开第一驱动器。该电路可以进一步被设置成用以控制施加到第二晶体管门极上的 电压的第二断开起始时间和第二转换速率。 所述电路可以被设置成控制第一断开起始时间，使得第一断开起始时间处于第 二断开起始时间之前。该电路可被设置成控制第一转换速率而使其大于第二转换速率。 该电路可以被设置成控制第一断开起始时间、第二断开起始时间、第一转换速率和第二 转换速率，使得第一晶体管在第二断开起始时间之前被断开。 所述调节器可以被包含在直流-直流(DC/DC)变换器中。该调节器可以包括一 滤波器，该滤波器的输入与第一驱动器输出和第二驱动器输出相连。该滤波器可以和一 负载相连。 第一驱动器还可以包括一个或多个附加开关，每个开关具有和第一驱动器输出 相连的输出端。第二驱动器可以包括一个或多个第二驱动器开关，每个第二驱动器开关 具有和第二驱动器输出相连的输出端。第二驱动器开关可以由NMOS晶体管构成。上 述一个或多个第二驱动器开关可以包括第一晶体管和第二晶体管，该第一晶体管所具有 的导通状态漏极-源极电阻比第二晶体管的导通状态漏极-源极电阻低。
概括地说，从另一方面看，所述功率调节器可以包括第一驱动装置，该第一驱 动装置包括第一驱动输出装置。第一驱动装置可以包括第一开关装置，该第一开关装置 借助一输出装置和第一驱动输出装置相连；并且上述第一驱动装置还可以包括第二开关 装置，该第二开关装置借助一输出装置和第一驱动输出装置相连。第一开关装置的功率 耗散可以小于第二开关装置的功率耗散。 概括地说，从另一方面看，本发明提供了一种断开驱动器的方法，该方法可以 包括断开驱动器的第一开关以及断开驱动器的第二开关，该第一开关具有比驱动器的第二开关更低的导通状态下的功率耗散。第一开关可以包括第一晶体管，而断开驱动器的 第一开关可以包括改变施加到该第一晶体管门极上的电压，使其从接通电压改变为断开 电压，第一晶体管在接通电压作用下接通，而在断开电压下断开。 上述第二开关可以包括第二晶体管，而断开驱动器的第二开关可以包括改变施 加到该第二晶体管门极上的电压，使其从接通电压改变为断开电压，第二晶体管在接通 电压作用下接通，在断开电压下断开。 上述改变施加到第一晶体管门极上电压的步骤，其执行时间可以与第一晶体管 的断开时间相同，同时，改变第二晶体管门极上电压的步骤，其执行时间可以与第二晶 体管的断开时间相同。第二晶体管的断开时间可以比第一晶体管的断开时间长。例如， 第二晶体管断开时间可以至少为第一晶体管断开时间的两倍。 上述方法还可以包括接通一不同的驱动器。上述接通不同的驱动器可以包括接 通包含于该不同驱动器内的一个或多个开关。这一个或多个开关可以用晶体管来实现。 所述方法还可以包括断开不同的驱动器。在一实施例中，该不同驱动器包括第一晶体管 和第二晶体管，而断开该不同驱动器包括在断开第二晶体管之前断开第一晶体管。第一 晶体管可以具有比第二晶体管更低的导通状态下损耗。第一晶体管可以具有比第二晶体
管更低的导通状态下的击穿电压。 在下面的描述和附图中阐述了一个或多个实施例的细节。其他特征和优点将由 描述、附图以及权利要求而变得明显。
图1是按照现有技术的一种DC/DC变换器的示意图。
图2A是按照现有技术的另一种DC/DC变换器的示意图。
图2B说明了典型的5V NMOS晶体管的击穿和阶跃恢复特性。
图2C说明了典型5V的PMOS晶体管的击穿特性。
图3是按照本发明一个实施例的一种功率调节器的示意图。 图4是一个DC/DC变换器系统的实施例的示意图，其中该变换器系统在顶部开 关中结合了 NMOS和PMOS晶体管。 图5说明了一种用以断开DC/DC变换器系统的驱动器的方法，该DC/DC变换器 系统例如即为图4所示的系统。 图6显示了如图2A所示DC/DC变换器系统的电压Vp V2， Vx和电流lL。
图7显示了如图l所示DC/DC变换器的电压Vp V2， Vx和电流I，其中晶体管 的门极电压增长缓慢但dl/dt仍然高。 图8显示了用以减少或消除过冲(over-shoot)和下冲(under-shoot)的DC/DC变换
器的一个实施例。 图9显示了用于如图8所示实施例的电压Vla， Vlb， Vx， V2与电流L和^。
图10显示了一个DC/DC变换器系统的实施例，该变换器系统在上部驱动器部分 包含两个以上的晶体管。 在不同的图中，相同的附图标记表示相同的元件。
具体实施例方式
本说明书所描述的系统和技术可以使具有改善的可靠性的高效功率调节器得以 实现。 如图1和2A所示的DC/DC变换器有许多局限性。例如，对于集成的DC/DC 变换器，内部电压跳动(由图示PVDD和PVSS的下冲和过冲引起)可能导致不希望的噪 声，并可能导致晶体管组件过载。电压跳动尤其会增大晶体管220的电压负荷，该晶体 管可能会承受比输入电压高大约2V的VDS值。加至晶体管220的额外电压负荷会限制系 统200的可靠输入电压操作范围。 发生电压跳动可能主要归因于寄生电感，如图2A所示的电感Li和电感I^。图 2A中的变换器200可处于三个状态之一。在第一状态或称状态l中，晶体管220接通而 晶体管230断开。Vx为高电平，流过电感器250的电流增加，而且电容器280被充电。 在第二状态或称状态2中，晶体管220断开而晶体管230接通。Vx为低电平，流过电感 器250的电流减小。在第三状态或称状态3中，晶体管220和晶体管230都是断开的。 第三状态发生于第一状态和第二状态之间的过渡阶段。在第三状态所经历的时间通常被 称为死区时间。 图6显示了在晶体管220的门极处的电压V"在晶体管230的门极处的电压V2， 在晶体管220和230的公共端处的电压Vx，以及流过图2A中电感器250的电流。
在介于第一状态和第二状态之间的过渡阶段，电流在电流路径232和电流路径 234之间切换。PVDD和PVSS在外部电源电压PVIN和PGND下可能会经历下冲和过 冲，这主要是由于寄生电感I^和I^。 过冲和下冲可以下面的方式发生。在第一状态中，流过电感器250的电流在晶 体管220被断开之前增加到峰值电流Ip。这一电流流经寄生电感L"因此当晶体管220
被断开时，就产生电压L，,，该电压阻止流过^的电流变化。同样的是，产生了电压
L2，，该电压阻止流过I^的电流变化，请注意，在晶体管230被接通前，流过LJ勺电流 是经由晶体管230的体二极管(body diode)传导的。 流过寄生电感I^和I^的电流的变化持续时间可能在若干纳秒或者数十纳秒的 量级，而电流变化速率在每纳秒若干安培的量级。因此，在从第一状态到第二状态的
过渡阶段，PVDD可能过冲高于PGND达Lil^" |。同样，PVSS可能下冲低于PGND达 L2|, |。如上面所提示的，在晶体管230接通之前，流过I^的电流是经由晶体管230的 体二极管传导的，l'、l此Vx可能卜'冲込Vd+u!;，其中，VD是体二极管的正向电压降。 可以用多种方法来抑制跳动电压。可以通过改进封装和印制电路板的布局和通 过减少去耦电容器的ESL来减小寄生电感I^和L"然而，这样做会显著增加系统成本。
其它方法包括减少门极驱动电压的转换速率以增加流经寄生电感的电流的变化 时间(并从而减小相应的dl/dt)。然而，这种方法可能显著增加死区时间。参照图7和 图l，如果晶体管120的门极电压增加缓慢，直到t2点才能对流经I^的电流有作用，在该点，Vx下降到低于PVSS(例如接地)。在^和t3之间，流经b的电流从Ip减少到O，而 流经L2的电流从0增加到IP。如图7所示，减少门极驱动电压转换速率仅影响大约1/4 的切换时间。因此，在dl/dt方面所得到的减少较小，而死区时间方面却会有较大增加。 进而言之，既然晶体管在死区时间工作于高R^。。区间，变换器的效率就被较低了。
本发明人认为，包含有用于上部驱动器或者下部驱动器中的一个或多个驱动器 的多个开关的功率调节器可以提供比现有系统更好的解决方案。例如，可用多个开关来 减少或者消除由上述电源过冲和下冲引起的问题。 图3显示了根据本发明一个实施例的功率调节器。DC/DC变换器300包括与上 部驱动器320和下部驱动器330相连的PWM控制器310。上部驱动器320包括第一开 关322和第二开关324。 PWM控制器310通过开关端子323控制第一开关322，并且通 过开关端子325控制第二开关324。 PWM控制器310通过开关端子333控制开关332。 PWM控制器310控制第一开关322、第二开关324、和开关332，从而交替地产生电流^ 和12，以便通过滤波器370向负载390提供直流输出。 在上部驱动器320中设置多个开关可以有许多益处。例如，第一开关322可以 比第二驱动器324更有效(例如具有更低的功率耗散)，而第二开关324可具有更高的导 通状态击穿电压。系统300可以被设置得令第一开关322承载大部分电流I"而第二开 关324承受最主要的导通状态电压负荷。因此，系统300可以既高效又可靠。
在某些实施例中，第一开关322和第二开关324可以用功率晶体管来实现。图4 显示了一个DC/DC变换器系统400的实施例，其中上部驱动器420的第一开关以NMOS 晶体管422实现，而第二开关以PMOS晶体管424来实现。在某些实施例中，晶体管422 比晶体管424大，以至于在上部驱动器420的大部分工作周期中，晶体管422承载电流的 主要部分。晶体管422与晶体管424的最优尺寸和相关的RDS—。n值与处理相关。在某些 实施例中，晶体管422可以被设置为承载约70%到约95%之间的电流，不过其它实施例 也是可能的。变换器400包括与晶体管422的门极423相连的驱动器前置自举电路415 和自举电容器CBS418。 变换器400包括PWM控制器410，用以控制上部驱动器420和下部驱动器430 的工作周期(例如，在所期望的时间以所期望的转换速率来接通和断开晶体管422、晶体 管424和晶体管432)。 如上面所提到的，由于具有较低的导通状态击穿电压，NMOS晶体管在导通状 态下承受电压负荷的能力弱于PMOS晶体管。在诸如图2A所示变换器系统200的变换器 中，最高的电压负荷发生在电流由上部驱动器切换到下部驱动器的时候。在一个实施例 中，变换器系统400的可靠性可以如图5所示的方法500那样，通过断开上部驱动器420 而得到改善。 在断开上部驱动器420以前，NMOS晶体管422(具有较低的RDS—。n)承载了电流 的主要部分(步骤510)。例如，晶体管422可以承载大约90%的电流，而晶体管424承 载10%的电流。为了断开上部驱动器420，可以首先相对快地断开NMOS晶体管422(步 骤520)。接着，由PMOS晶体管424来承载上部驱动器的所有电流(步骤530)。随后再 相对缓慢地断开PMOS晶体管(步骤540)。相对快速地断开晶体管422减少了与断开晶 体管422相关的部分死区时间。然而，既然^在晶体管422被断开时没有显著变化，跳动电压就不会对处于其导通状态的晶体管422施加过度的电压负荷。
相对缓慢地断开晶体管424增加了电流^的变化时间。因此，抑制了电压跳动。 进一步，既然PMOS晶体管424在导通状态下具有明显比NMOS晶体管422高的击穿电 压，其更能承受电压瞬变而不至于被击穿。 因此，变换器400可以比变换器200更为可靠。然而，既然在上部驱动器的大 部分工作周期中，NMOS晶体管422(其具有较低的RDs—。。值)承载了大部分电流，变换器 400的效率就不会被过度损害。 具有上部和/或下部驱动器的功率调节器的另一个实施例如图8所示，其中驱动 器包含多个开关。图8显示了具有上部驱动器820的DC/DC变换器系统800，该上部驱 动器包含第一 PMOS晶体管822和第二 PMOS晶体管824。请注意，在某些实施例中， 第一晶体管822和第二晶体管824可以都由NMOS晶体管来实现。第一晶体管822的 RDS—。n比第二晶体管824的RDS—。n小，其中晶体管822和824的RDS—。n的最优相对值与处理 相关。在一示范实施例中，晶体管822的R。。对晶体管824的RD^的比值大约为1到 9。 系统800还包括时间和转换速率控制器812A到812D(概括地称之为控制器 812)。控制器812被用来控制施加到晶体管822、 824、 832、禾P 834门极的电压的时间和 变化速率。在图8中所示的控制器812是与PWM控制器810分开的；但显然它们也可 以是与PWM控制器810集成在一起的。 上部驱动器820和下部驱动器830可以如下面所述那样被断开和接通，从而减小 或者消除PVDD和PVSS的过冲和下冲。图9显示了从断开上部驱动器820之前的时间 t。，直到接通下部驱动器830的时间ts的Vh、 Vlb、 Vx和L。 从t。到tp上部驱动器820接通，电流大部分流经晶体管822(具有更低的R^。。 值)。为断开上部驱动器820，时间和转换速率控制器812A首先在如图所示从^到12的 时间段上，通过增加在晶体管822的门极处的电压Vh来断开晶体管822。如图9所示， Vx非常迅速地降到低于OV电压。控制器812B接着在从t2到t4的时间段上，通过增加 在晶体管824的门极处的电压Va来缓慢断开晶体管824。如图9所示，在12到13的时间 段上，^和12分别从Ip变化到0和从0变化到Ip。 上述方法可被用来有效地减少流过寄生电感的电流的dl/dt(并从而减小或者消除 诸如系统800等系统的过冲和下冲问题)，这是通过容许电流在t2到t3的时间段内从Ip变 到0而实现的。然而，由于t和t2之间的过渡时间(在该时间内Vx减少到0)比使用现 有系统所得时间小很多，本方法不会导致死区时间的大幅增加。 在时间t4可以接通下部驱动器830。由于12在接通下部驱动器830之前增加到 IP(它是通过晶体管832和/或晶体管834的体二极管传导的)，控制器812C和812D可同 时接通晶体管832和834。
在其它实施例中，控制器812C和812D可以不同时地接通晶体管。 下部驱动器830的晶体管832具有比晶体管834更小的RDS—。n值。为断开下部驱 动器830，控制器812C可首先迅速断开晶体管832，同时控制器812D可较慢地断开晶体 管834。 最后，为接通上部驱动器820，控制器812A和812B可同时或者不同时地接通 晶体管822和824。请注意，尽管在图8中控制器812A到812D被显示成是分开的，但它们并非一定是分开的。 尽管图8显示了晶体管822和晶体管824均由PMOS晶体管来实现，而晶体管 832和834均由NMOS晶体管来实现，其它实现方案也是可能的。例如，可以用图4所 示的实施例(和类似实施例)来减少或者消除上述的过冲和下冲。 图10显示了系统1000的另外一个实施例，其中，可在上部驱动器1020和/或下 部驱动器1030中使用两个以上晶体管。例如，上部驱动器1020包括M个晶体管1022-1到 1022-M，其中晶体管1022-1到1022-(M-l)是NMOS晶体管，而晶体管1022-M是PMOS 晶体管。尽管其它实施方案也是可能的，所示下部驱动器1030包含一个NMOS晶体管 1032。 可用如上所述像系统IOOO这样的的系统来增加系统的可靠性，并减少或者消除 PVDD和PVSS的过冲和下冲。例如，晶体管1022-1到1022-(M-l)可在上部驱动器接通时 承载大部分电流。为了断开上部驱动器1020，可首先断开晶体管1022-1至lj 1022-(M-l)。 可随后再断开晶体管1022-M。在这样一种实施例中，系统1000可能会更可靠，这是因 为PMOS晶体管1022-M具有比NMOS晶体管1022-1到1022-(M-l)更高的导通状态击穿 电压；并且还可能是高效的，这是因为NMOS晶体管1022-1到1022-(M-1)具有比晶体管 1022-M更低的电阻。 系统1000可包括时间和转换速率控制器1012(其可包含多个或者单个控制器)， 以便控制接通和断开晶体管1022-1到1022-M的时刻和时间间隔。在这样一种实施例 中，可以参照图8和9接通和断开晶体管1022-1到1022-M以减小或者消除上述的过冲 和下冲。例如，为断开上部驱动器1020，控制器1012可以快速断开晶体管1022-1到 1022-(M-l)，然后慢速断开晶体管1022-M。晶体管1022-1到1022-(M-l)可以按顺序断 开，或者在它们被断开的时间段上有部分重叠或者完全重叠。 以上描述了一些实施例。然而应理解的是，在不脱离本发明的精神和范围的情 况下，可以做出种种修改。例如，可以使用不同的PMOS和NMOS晶体管的组合。功 率调节器(例如DC/DC变换器系统)所包括的晶体管数目可以与所述上部和/或下部驱动 器中的晶体管数目不相同。可使用不同类型的开关。举例来说，可在某些实施例中使用 其它类型的晶体管，如双极晶体管。因此，其它这类实施例也处于所附的权利要求范围 内。
权利要求
一种功率调节器，包括包括第一驱动器输出的第一驱动器，该第一驱动器包括并联布置的两个以上开关，其中包括具有输出端的第一开关，该第一开关的输出端与所述第一驱动器输出相连；该第一驱动器还包括具有输出端的第二开关，该第二开关的输出端与所述第一驱动器输出相连，其中该第一开关的功率耗散小于该第二开关的功率耗散，该第二开关的导通状态击穿电压大于该第一开关的导通状态击穿电压，并且所述第一和第二开关并联布置并具有不同的类型；和包括第二驱动器输出的第二驱动器，该第二驱动器输出与该第一驱动器输出相连。
2. —种功率调节器，包括包括第一驱动器输出的第一驱动器，该第一驱动器包括具有输出端的第一开关，该 第一开关的输出端与所述第一驱动器输出相连；该第一驱动器还包括具有输出端的第二 开关，该第二开关的输出端与所述第一驱动器输出相连，其中该第一开关的功率耗散小 于该第二开关的功率耗散，该第二开关的导通状态击穿电压大于该第一开关的导通状态 击穿电压，并且所述第一和第二开关并联布置并具有不同的类型；和包括第二驱动器输出的第二驱动器，该第二驱动器输出与该第一驱动器输出相连， 其中，所述第二驱动器包括两个或更多个开关，每个第二驱动器开关具有与所述第二驱 动器输出相连的相应输出端。
3. 如权利要求2所述的功率调节器，其中两个或更多个第二驱动器开关包括并联布置 的第一晶体管和第二晶体管，并且具有不同的类型，所述第一晶体管具有的导通状态击 穿电压低于所述第二晶体管的导通状态击穿电压。
4. 如权利要求2所述的功率调节器，其中所述第二驱动器包括一个或更多个附加的开 关，每个附加的第二驱动器开关具有与所述第二驱动器输出相连的相应输出端，其中， 所述第二驱动器开关并联布置。
5. —种功率调节器，包括包括第一驱动器输出的第一驱动器，该第一驱动器包括第一开关，该第一开关包括 第一晶体管，该第一晶体管具有与该第一驱动器输出相连的输出端；所述第一驱动器还 包括第二开关，该第二开关包括第二晶体管，该第二晶体管具有与该第一驱动器输出相 连的输出端，其中所述第一开关的功率耗散小于所述第二开关的功率耗散，并且所述第 一和第二开关并联布置并且具有不同的类型；包括第二驱动器输出的第二驱动器，该第二驱动器输出与所述第一驱动器输出相 连，其中所述第二驱动器包括两个或更多个并联布置的开关，每个附加的第二驱动器开 关具有与所述第二驱动器输出相连的对应输出端；和断开所述第一驱动器的电路，该断开通过下面的行为实现控制第一断开起始时间 和施加到所述第一晶体管的门极的电压的第一转换速率，和进一步控制第二断开起始时 间和施加到所述第二晶体管的门极的电压的第二转换速率，其中所述第二转换速率不同 于所述第一转换速率。
6. —种功率调节器，包括包括第一驱动输出装置的第一驱动装置，该第一驱动装置包括并联布置的两个以上 的开关装置，其中包括的第一开关装置具有与该第一驱动输出装置相连的输出端；所述第一驱动装置还包括第二开关装置，该第二开关装置具有与该第一驱动输出装置相连的 输出端，其中所述第一开关装置的功率耗散小于所述第二开关装置的功率耗散，并且其 中所述第二开关装置的导通状态击穿电压大于所述第一开关装置的导通状态击穿电压， 并且所述第一和第二开关装置并联布置并具有不同的类型；和包括第二驱动输出装置的第二驱动装置，该第二驱动输出装置与所述第一驱动输出 装置相连。
7. —种功率调节器，包括包括第一驱动输出装置的第一驱动装置，该第一驱动装置包括第一开关装置，该第 一开关装置具有与该第一驱动输出装置相连的输出端；所述第一驱动装置还包括第二开 关装置，该第二开关装置具有与该第一驱动输出装置相连的输出端，其中所述第一开关 装置的功率耗散小于所述第二开关装置的功率耗散，并且其中所述第二开关装置的导通 状态击穿电压大于所述第一开关装置的导通状态击穿电压，并且所述第一和第二开关装 置并联布置并具有不同的类型；和包括第二驱动输出装置的第二驱动装置，该第二驱动输出装置与所述第一驱动输出 装置相连，其中所述第二驱动装置包括两个或两个以上开关装置，每个第二驱动开关装 置具有与所述第二驱动输出装置相连的相应的输出装置。
8. 如权利要求7所述的功率调节器，其中两个或两个以上第二驱动开关装置包括并联 布置的具有不同类型的第一晶体管和第二晶体管，所述第一晶体管装置具有的导通状态 击穿电压低于所述第二晶体管装置的导通状态击穿电压。
9. 如权利要求7所述的功率调节器，其中所述第二开关装置包括一个或一个以上的附 加的开关装置，每个附加的第二驱动开关装置具有与所述第二驱动输出装置相连的相应 的输出装置，其中所述第二驱动开关装置并联布置。
10. —种功率调节器，包括包括第一驱动器输出的第一驱动装置，该第一驱动装置包括第一开关装置，该第一 开关装置包括具有与该第一驱动器输出相连的输出端的第一晶体管；所述第一驱动装置 还包括第二开关装置，该第二开关装置包括具有与该第一驱动器输出相连的输出端的第 二晶体管，其中所述第一开关装置的功率耗散小于所述第二开关装置的功率耗散，并且 所述第一和第二开关装置并联布置并具有不同的类型；和包括第二驱动器输出的第二驱动装置，该第二驱动器输出与所述第一驱动器输出相 连，其中所述第二驱动装置包括一个或一个以上的附加开关装置，每个附加的第二驱动 开关装置具有与所述第二驱动输出装置相连的相应的输出装置；和断开所述第一驱动装置的电路，该断开通过下面的行为实现控制第一断开起始时 间和施加到所述第一晶体管的门极的电压的第一转换速率，和进一步控制第二断开起始 时间和施加到所述第二晶体管的门极的电压的第二转换速率，其中所述第二转换速率不 同于所述第一转换速率。
全文摘要
本发明提供了具有改善可靠性的用于高效功率调节器的系统和技术。所述功率调节器可以包括第一驱动器，该第一驱动器包括第一开关和第二开关，其中第一开关的功率耗散小于第二开关的功率耗散。所述功率调节器可以包括第二驱动器。所述第一和第二开关可以用晶体管来实现，所述晶体管可以具有不同的导通状态下的击穿电压和/或导通状态下的漏极-源极电阻。
文档编号H02M3/155GK101692594SQ200910221130
公开日2010年4月7日 申请日期2004年5月26日 优先权日2003年8月4日
发明者J·张, S·戈纳万, S·苏塔迪加 申请人:马维尔国际贸易有限公司