专利名称：一种集成电路的过压保护电路的制作方法
技术领域：
本发明涉及一种电压保护电路，尤其是涉及一种集成电路的过压保护电路。
背景技术：
在电子电力系统中，例如反激变换的AC-DC、LED电源驱动等系统，这些系统通常 由控制系统工作的集成电路、变压器、外围电阻电容电感等器件构成。在这些系统中，集成 电路的输入电源VDD通常由变压器的辅助线圈提供，但常会受到输出负载的影响而存在过 压危险。如图1所示的一种常见的AC-DC系统，集成电路U1的输入电源VDD由变压器T1的 辅助线圈NA提供，随着输出负载的增大，输入电源VDD也会随之增大，这样就会存在过压的 危险。因此为了防止输入电源VDD过大而引起控制用的集成电路的损坏、系统的失效，必须 设法确保输入电源VDD不会超过预定的值，并且在输入电源VDD达到一定值时使集成电路 产生一个保护信号，让其停止工作，从而使得系统进入关闭状态，确保系统的安全。现有的 方法如图2所示，通常是在集成电路内部的输入电源端口接一个齐纳二极管DZ到电源地， 利用齐纳二极管DZ的齐纳电压，将输入电源VDD钳位在固定值，这种方法能够简单地保证 输入电源VDD不会超过预定的值，但缺点是功耗太大，并且输入电源VDD越大时，功耗也越 大，不能满足目前节能环保的要求；同时，该方法还需要额外的电路来监控输入电源VDD的 过压情况，这样增加了系统的复杂程度。
发明内容
本发明所要解决的技术问题是提供一种能够实现集成电路的两级过压保护和输 入电源的静电释放保护，且线路简单、器件少、功耗低的过压保护电路。本发明解决上述技术问题所采用的技术方案为一种集成电路的过压保护电路， 包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PM0S晶体管、第一 NM0S晶体管、 第二 NM0S晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连接， 第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所述的 第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连接， 所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的负 输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第二 电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一 NM0S晶体管的栅极 相连接，所述的第三电阻的第二端和所述的第一 NM0S晶体管的源极均接电源地，所述的第 一 NM0S晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一 NM0S晶体管的漏极 与所述的第四电阻的第二端的公共连接端与所述的PM0S晶体管的栅极相连接，所述的第 四电阻的第一端和所述的PM0S晶体管的源极均接输入电源，所述的PM0S晶体管的漏极与 所述的第五电阻的第一端相连接，所述的PM0S晶体管的漏极与所述的第五电阻的第一端 的公共连接端与所述的第二 NM0S晶体管的栅极相连接，所述的第五电阻的第二端与所述 的第二NM0S晶体管的源极均接电源地，所述的第二 NM0S晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。所述的齐纳二极管的个数为三个，分别为第一齐纳二极管、第二齐纳二极管和第 三齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极 与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳 二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的第二 NM0S晶体管和所述的第五电阻构成输入电源静电释放保护电路。所述的输入电源高于设定的第一级过压保护的阈值电压VX时，所述的第一齐纳 二极管、所述的第二齐纳二极管及所述的第三齐纳二极管均导通，所述的第一电阻的第二 端与所述的第二电阻的第一端的公共连接端处的电压高于所述的比较器的正输入端输入 的固定比较电平，所述的比较器翻转并输出过压保护逻辑信号，其中所述的第一齐纳二极 管、所述的第二齐纳二极管及所述的第三齐纳的齐纳电压相同。
Vrefx^R +R +R ^所述的第一级过压保护的阈值电压VX =——丄1 D 2、^ + 3xVD，其中，
(R2 + R3)
Vref为所述的比较器的正输入端输入的固定比较电平，VD为齐纳电压，为所述的第一电 阻的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值。所述的输入电源高于设定的第二级过压保护的阈值电压VY时，所述的第二 NM0S 晶体管开启，所述的输入电源的电平拉低。所述的第二级过压保护的阈值电压
<formula>formula see original document page 5</formula>
晶体管的开启电压，Kn为所述的第二 NM0S晶体管的工艺参数，"j"为所述的第二 NM0S晶体
管的宽长比，W为所述的第二 NM0S晶体管的宽，L为所述的第二 NM0S晶体管的长，gmNl为 所述的第一 NM0S晶体管的跨导，gmPl为所述的PM0S晶体管的跨导，为所述的第一电阻 的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值，R4为所述的第四 电阻的电阻值，R5为所述的第五电阻的电阻值，VD为齐纳电压。所述的齐纳二极管的个数为四个，分别为第一齐纳二极管、第二齐纳二极管、第三 齐纳二极管和第四齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐 纳二极管的阳极与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与 所述的第三齐纳二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第四齐纳二 极管的阴极相连接，所述的第四齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的齐纳二极管的个数为一个，所述的齐纳二极管的阴极接输入电源，所述的 齐纳二极管的阳极与所述的第一电阻的第一端相连接。与现有技术相比，本发明的优点在于可以通过选择适当的齐纳二极管的齐纳电压 和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的过压 保护、输入电源的钳位及输入电源的静电释放保护。由第二 NM0S晶体管和第五电阻构成了 一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度。此外，本发明的过压保护电路可应用于除 电子电力系统以外的其他系统中，应用范围广泛。
图1为常见的AC-DC控制系统的电路图；图2为现有的利用齐纳二极管钳位固定输入电源电压的电路图；图3a为本发明实施例一的过压保护电路的原理图；图3b为本发明实施例二的过压保护电路的原理图；图3c为本发明实施例三的过压保护电路的原理图；图4为比较器的正输入端输入的固定比较电平Vref、第一电阻的第二端与第二电 阻的第一端的公共连接端处的电压Vl及比较器的输出端输出的过压保护逻辑信号OVP的 关系示意图；图5a为第二 NMOS晶体管横向寄生N_P_N结构示意图，其中Rsub为衬底电阻，Isub 为衬底电流；图5b为输入电源静电释放设计窗口。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。实施例一如图3a所示，一种集成电路的过压保护电路1，包括第一电阻R1、第二电阻R2、第 三电阻R3、第四电阻R4、第五电阻R5、PM0S晶体管P1、第一 NMOS晶体管Ni、第二 NMOS晶体 管N2、比较器COMP及三个齐纳二极管。三个齐纳二极管依次阴阳相连接，三个齐纳二极管 分别为第一齐纳二极管ZD1、第二齐纳二极管ZD2和第三齐纳二极管ZD3，第一齐纳二极管 ZDl的阴极接输入电源VDD，第一齐纳二极管ZDl的阳极与第二齐纳二极管ZD2的阴极相连 接，第二齐纳二极管ZD2的阳极与第三齐纳二极管ZD3的阴极相连接，第三齐纳二极管ZD3 的阳极与第一电阻Rl的第一端相连接，第一电阻Rl的第二端与第二电阻R2的第一端相连 接，第一电阻Rl的第二端与第二电阻R2的第一端的公共连接端与比较器COMP的负输入端 VN相连接，第二电阻R2的第二端与第三电阻R3的第一端相连接，第二电阻R2的第二端与 第三电阻R3的第一端的公共连接端与第一NMOS晶体管m的栅极相连接，第三电阻R3的第 二端、第一匪os晶体管m的源极及第一匪os晶体管m的衬底均接电源地gnd，第一匪os 晶体管m的漏极与第四电阻R4的第二端相连接，第一 NMOS晶体管m的漏极与第四电阻 R4的第二端的公共连接端与PMOS晶体管Pl的栅极相连接，第四电阻R4的第一端、PMOS晶 体管Pl的源极及PMOS晶体管Pl的衬底均接输入电源VDD，PMOS晶体管Pl的漏极与第五 电阻R5的第一端相连接，PMOS晶体管Pl的漏极与第五电阻R5的第一端的公共连接端与 第二 NMOS晶体管N2的栅极相连接，第五电阻R5的第二端、第二 NMOS晶体管N2的源极及 第二 NMOS晶体管N2的衬底均接电源地GND，第二 NMOS晶体管N2的漏极接输入电源VDD， 比较器COMP的正输入端VP输入固定比较电平Vref，比较器COMP的输出端输出过压保护逻 辑信号0VP。图3a中电阻Rstart和电容Cap为集成电路外部器件。假设第一齐纳二极管ZD1、第二齐纳二极管ZD2及第三齐纳三极管ZD3的齐纳电压均为VD，当输入电源VDD高于3倍的VD时，三个齐纳二极管将均会导通，此时设第一电 阻Rl的第一端处的电压Va，Va = VDD-3XVD。三个齐纳二极管导通后，将会有电流Ia从 输入电源VDD通过第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3、第一
<formula>formula see original document page 7</formula>
电阻R1、第二电阻R2、第三电阻R3流到电源地GND，Ia = ~p~。
<formula>formula see original document page 7</formula>
设第一电阻Rl的第二端与第二电阻R2的第一端的公共连接端处的电压为VI，则有
<formula>formula see original document page 7</formula>
由于第一电阻Rl的第二端与第二电阻R2的第一端的公共连接端与比较器COMP 的负输入端相连接，而比较器COMP的正输入端输入固定比较电平Vref，当比较器COMP的 负输入端接入的电压即Vl大于其正输入端输入的固定比较电平Vref时，比较器COMP的 输出端输出的过压保护逻辑信号OVP为高电平。随着输入电源VDD的上升，电流Ia上 升，电压Vl也随着上升，当Vl > Vref时，比较器COMP翻转，输出高电平信号，即过压保 护逻辑信号0VP，使集成电路停止工作。因此，集成电路的过压保护在Vl =Vref时，即
1—— J 、- = Vref，设集成电路的第一级过压保护的阈值电压为VX，则有 <formula>formula see original document page 7</formula>VX = VDD =——丄1 D 2、U + 3xVD，当输入电源VDD超过第一级过压保护的阈值 (R2+R3)
电压VX时，过压保护开启，使第一齐纳二极管ZD1、第二齐纳二极管ZD2及第三齐纳二极管 ZD3导通，致使产生的电压Vl高于比较器COMP的正输入端输入的固定比较电平Vref时，比 较器COMP翻转，形成过压保护逻辑信号0VP，如图4所示。由于比较器COMP的输出端输出过压保护逻辑信号OVP到集成电路停止工作有一 段延时，或者由于其他原因，在输出过压保护逻辑信号OVP后，输入电源VDD还在继续上升， 那么就需要第二级保护结构，确保输入电源VDD不超过集成电路能承受的极限电压。如图3a所示，当输入电源VDD超过过压保护的阈值VX继续上升时，第二电阻R2 的第二端与第三电阻R3的第一端的公共连接端处的电压V2也继续上升，<formula>formula see original document page 7</formula>
在此，由第一 NMOS晶体管m和第四电阻R4构成第一级共源放大器电路，由 PMOS晶体管Pl和第二电阻R5构成第二级共源放大器电路，设第一 NMOS晶体管的跨 导为gmNl，PMOS晶体管的跨导为gmPl，那么两级共源放大器电路的增益AV为AV = gmNlXgmPlXR4XR5。两级共源放大器电路将小电压信号V2放大后，形成电压V3供给第 二匪OS 晶体管 N2 的栅极，V3 = V2XAV = V2 X gmNl X gmPl X R4X Rgo当电压V3大于第二 NMOS晶体管N2的开启电压Vth后，第二 NMOS晶体管N2将会 开启，对输入电源的电容Cap进行放电，拉低输入电源VDD的电平，从而实现输入电源VDD 的钳位。设对电容Cap放电时的电流为I，第二 NMOS晶体管N2工作在饱和区，其工艺参数 为Kn，该工艺参数Kn为在制作集成电路过程中决定的一个常数，Kn = 1/2XUnXCox,Un表 示N型载流子迁移率，Cox表示第二 NMOS晶体管Ν2的栅氧化层厚度，第二 NMOS晶体管Ν2的宽长比为W/L，则有I=Knx^x(V3-Vth)2，<formula>formula see original document page 8</formula>
设集成电路的第二级过压保护的阈值电压为VY，则有
<formula>formula see original document page 8</formula>
升高超过第二级过压保护的阈值电压VY时，第二 NMOS晶体管N2开启，对电容Cap放电，迅 速拉低输入电源VDD的电平，从而实现输入电源VDD的钳位，形成二极过压保护。在集成电路正常工作时，即系统正常、没有过压保护状态时，本发明的过压保 护电路除了比较器COMP有偏置电流维持工作外，其余电路器件均处在关闭状态，因 此功耗极低。而此时第二 NMOS晶体管N2和第五电阻R5构成一个有效的输入电源 ESD (Electro-Static discharge，静电释放)保护电路，如图3a中310结构所示。第二 NMOS 晶体管N2的栅极通过第五电阻R5接地(GGNM0S，GATE Grounded NMOS)。该输入电源静电释 放保护电路310充分利用了 CMOS工艺条件下第二 NMOS晶体管N2横向寄生N-P-N (源极-P 型衬底_漏极)结构，该结构如图5a所示，这个寄生的N-P-N晶体管在开启时能够吸收很 大的电流。在正常情况下寄生N-P-N晶体管不会导通，当ESD发生时，漏极和衬底的耗尽区 将发生雪崩击穿，产生大量的电子空穴对。一部分产生的空穴被源极吸收，其余的则会流过 衬底。由于衬底电阻Rsub的存在，使得衬底电位提高，当衬底和源极之间的PN结正偏时， 电子就从源极进入衬底，导致寄生横向N-P-N导通，可以瞬间流过很大的电流，形成有效的 ESD放电通路。这些电子会在源极和漏极之间电场作用下加速、碰撞和电离，形成更多的电 子空穴对，使得流过N-P-N晶体管的电流不断加大，如果不加以控制，最终会使第二 NMOS晶 体管N2发生二次击穿而损坏。图5b展示了这一过程的I-V特性，也是该结构形成的ESD保护的设计窗口。(Vtl， Itl)是衬底和源极之间的PN结正偏、寄生横向N-P-N晶体管开启时的电流电压，(Vh，Ih) 为寄生横向N-P-N晶体管的钳位电压和电流，(Vt2，It2)是匪OS晶体管N2发生二次击穿时 的电压电流。NMOS管正常工作的区域在Vop之内，为了防止诸如噪声等外界影响干扰NMOS 晶体管N2的开启，Vop和Vh之间有一个安全区。Vox为NMOS晶体管N2的栅氧击穿电压。 当ESD保护器件的电压设计在安全区和栅氧击穿电压之间，电流设计在It2之内时，该ESD 保护器件就能在不损坏晶体管也不影响电路正常工作的情况下完成对电路的ESD保护。在实际设计中，第二 NMOS晶体管N2的宽长比W/L = 400u/3u，第五电阻R5的阻值 R5为300千欧的情况下，输入电源VDD的ESD能够通过人体模式3KV，机器模式300V。实施例二 本实施例与实施例一的电路结构基本相同，不同之处仅在于本实施例中包括的齐 纳二极管的个数为四个，如图3b所示，分别为第一齐纳二极管ZD1、第二齐纳二极管ZD2、第 三齐纳二极管ZD3和第四齐纳二极管ZD4，第一齐纳二极管ZDl的阴极接输入电源，第一齐 纳二极管ZDl的阳极与第二齐纳二极管ZD2的阴极相连接，第二齐纳二极管ZD2的阳极与第三齐纳二极管ZD3的阴极相连接，第三齐纳二极管ZD3的阳极与第四齐纳二极管ZD4的 阴极相连接，第四齐纳二极管ZD4的阳极与第一电阻Rl的第一端相连接。实施例三本实施例与实施例一及实施例二的电路结构基本相同，不同之处仅在于本实施例 中仅包括一个齐纳二极管ZD1，如图3c所示，该齐纳二极管ZDl的阴极接输入电源，该齐纳 二极管ZDl的阳极与第一电阻Rl的第一端相连 接。实际上，在实际设计过程中，齐纳二极管的个数不仅限于本发明的三个实施例中 例举的个数，可以通过调整齐纳二极管的个数来控制过压保护的阈值，如图3b中，通过增 加一个齐纳二极管可提高过压保护的阈值，而图3c中，则是通过减少两个齐纳二极管来降 低过压保护的阈值。
权利要求
一种集成电路的过压保护电路，其特征在于包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连接，第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所述的第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的负输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一NMOS晶体管的栅极相连接，所述的第三电阻的第二端和所述的第一NMOS晶体管的源极均接电源地，所述的第一NMOS晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一NMOS晶体管的漏极与所述的第四电阻的第二端的公共连接端与所述的PMOS晶体管的栅极相连接，所述的第四电阻的第一端和所述的PMOS晶体管的源极均接输入电源，所述的PMOS晶体管的漏极与所述的第五电阻的第一端相连接，所述的PMOS晶体管的漏极与所述的第五电阻的第一端的公共连接端与所述的第二NMOS晶体管的栅极相连接，所述的第五电阻的第二端与所述的第二NMOS晶体管的源极均接电源地，所述的第二NMOS晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。
2.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二极 管的个数为三个，分别为第一齐纳二极管、第二齐纳二极管和第三齐纳二极管，所述的第一 齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极与所述的第二齐纳二极管的 阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳二极管的阴极相连接，所述 的第三齐纳二极管的阳极与所述的第一电阻的第一端相连接。
3.根据权利要求1或2所述的一种集成电路的过压保护电路，其特征在于所述的第二 NM0S晶体管和所述的第五电阻构成输入电源静电释放保护电路。
4.根据权利要求2所述的一种集成电路的过压保护电路，其特征在于所述的输入电源 高于设定的第一级过压保护的阈值电压VX时，所述的第一齐纳二极管、所述的第二齐纳二 极管及所述的第三齐纳二极管均导通，所述的第一电阻的第二端与所述的第二电阻的第一 端的公共连接端处的电压高于所述的比较器的正输入端输入的固定比较电平，所述的比较 器翻转并输出过压保护逻辑信号，其中所述的第一齐纳二极管、所述的第二齐纳二极管及 所述的第三齐纳的齐纳电压相同。
5.根据权利要求4所述的一种集成电路的过压保护电路，其特征在于所述的第一级过压保护的阈值电压<formula>formula see original document page 2</formula>，其中，Vref为所述的比较器的正输入端输入的固定比较电平，VD为齐纳电压，Ri为所述的第一电阻的电阻值，R2为所述的第二 电阻的电阻值，R3为所述的第三电阻的电阻值。
6.根据权利要求4所述的一种集成电路的过压保护电路，其特征在于所述的输入电源 高于设定的第二级过压保护的阈值电压VY时，所述的第二NM0S晶体管开启，所述的输入电 源的电平拉低。
7.根据权利要求6所述的一种集成电路的过压保护电路，其特征在于所述的第二级过压保护的阈值电压<formula>formula see original document page 3</formula>，其中， <formula>formula see original document page 3</formula>为所述的第二 NMOS晶体管的开启电压，Kn为所述的第二 NM0S晶体管的工艺参数，为所述的第二 NMOS晶体管的宽长比，W为所述的第二 NMOS晶体管的宽，L为所述的第二 NMOS晶 体管的长，gmNl为所述的第一 NMOS晶体管的跨导，gmPl为所述的PM0S晶体管的跨导，队为 所述的第一电阻的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值， R4为所述的第四电阻的电阻值，R5为所述的第五电阻的电阻值，VD为齐纳电压。
8.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二极 管的个数为四个，分别为第一齐纳二极管、第二齐纳二极管、第三齐纳二极管和第四齐纳二 极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极与所述的 第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳二极管的 阴极相连接，所述的第三齐纳二极管的阳极与所述的第四齐纳二极管的阴极相连接，所述 的第四齐纳二极管的阳极与所述的第一电阻的第一端相连接。
9.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二极 管的个数为一个，所述的齐纳二极管的阴极接输入电源，所述的齐纳二极管的阳极与所述 的第一电阻的第一端相连接。
全文摘要
本发明公开了一种集成电路的过压保护电路，该过压保护电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、比较器及若干个齐纳二极管，所有齐纳二极管依次阴阳相连接，其可以通过选择适当的齐纳二极管的齐纳电压和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的过压保护、输入电源的钳位及输入电源的静电释放保护；由第二NMOS晶体管和第五电阻构成了一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度；此外，本过压保护电路可应用于除电子电力系统以外的其他系统中，应用范围广泛。
文档编号H02H9/04GK101834436SQ20101016602
公开日2010年9月15日 申请日期2010年5月6日 优先权日2010年5月6日
发明者朱晓杰 申请人:日银Imp微电子有限公司