专利名称：一种用于智能变电站检测的合并单元仿真器的制作方法
技术领域：
本实用新型涉及一种变电站自动化设备，具体讲涉及一种用于智能变电站检测的合并单元仿真器。
背景技术：
随着计算机技术、通信技术、信息技术的飞速发展，尤其是近年来IEC61850和数字化变电站技术的发展，目前已有数百个基于IEC61850标准的数字化变电站试点工程投入试运行。随着智能电网的发展，必将有越来越多的智能变电站随之建立起来。智能变电站(smart substation)以全站信息数字化、通信平台网络化、信息共享标准化为基本要求，采用先进、可靠、集成、低碳、环保的智能设备，自动完成信息采集、测量、控制、保护、计量和监测等基本功能，并可根据需要支持电网实时自动控制、智能调节、 在线分析决策、协同互动等高级功能，实现与相邻变电站、电网调度等互动的变电站。随着智能变电站应用的不断深入，智能变电站检测技术也随之展开，合并单元 (Merging Unit)是智能变电站的重要IED设备，合并单元是针对电子式互感器，为智能电子设备提供一组时间同步的电流和电压采样值；合并单元的主要功能是通过一台合并单元 (MU)，汇集/或合并多个电子式互感器的数据，获取电力系统电流和电压瞬时值，并以确定的数据品质传输到电力系统电气测量和继电保护设备；合并单元的每个数据通道可以承载一台和/或多台的电子式电流和/或电子式电压互感器的采样值数据。合并单元可以是现场互感器的一个组件，也可以是一个独立单元。本发明人长期研究发现合并单元的检测仍存在着下述问题，现有的智能变电站中保护测控的性能并非完全由装置决定，而是由互感器、合并单元、网络交换机和保护测控功能单元构成的系统的性能决定的。实验室检测时通常是搭建一个完整的系统，通过模拟一次侧数据测试系统的整体性能，而无法标定每个设备的性能。因此迫切需要一些能够检测这些独立单元性能的技术或装置，以满足系统的进一步要求。
实用新型内容本实用新型的目的在于，提出一种用于智能变电站检测的合并单元仿真器，用一台合并单元仿真器即可完成目前实验室合并单元测试所需的多种设备及复杂接线方案，减少测试的连接点。本实用新型提供的一种用于智能变电站检测的合并单元仿真器，所述合并单元仿真器包括母板；其改进之处在于，设置在所述母板上的母板接口插头、接口驱动芯片、CPU 模块、FPGA、存储时钟模块和激光收发器；所述接口驱动芯片分别与所述CPU模块和所述FPGA连接；所述CPU模块和所述 FPGA连接；所述母板接口插头的一侧分别与所述CPU模块和所述FPGA连接，另一侧与所述存储时钟模块和所述激光收发器连接。本实用新型提供的优选技术方案中，所述接口驱动芯片通过数据线和控制线分别将以太网的数据传递到所述CPU模块和所述FPGA ；所述CPU模块通过信号线向所述接口驱动芯片发出指令；所述CPU模块和所述FPGA之间相互通过数据线进行数据的传递；所述 CPU模块和所述FPGA分别通过信号线向所述母板接口插头发出指令和数据。本实用新型提供的第二优选技术方案中，所述接口驱动芯片为型号KSZ8841的芯片。本实用新型提供的第三优选技术方案中，所述激光收发器为型号0CM1342的芯片。本实用新型提供的第四优选技术方案中，所述CPU模块和所述FPGA分别发出的指令和数据，由所述母板接口插头通过数据线和信号线分别向所述母板的所述存储时钟模块和所述激光收发器传递。本实用新型提供的第五优选技术方案中，所述存储时钟模块包括非易失性随机访问存储器(NVRAM)、闪存(FLASH)、实时时钟芯片(RTC)。本实用新型提供的第六优选技术方案中，所述CPU模块包括串口、串行总线、中央控制单元和总线模块；所述中央控制单元上侧的串行总线接收所述串口的数据，其下侧的串行总线向所述总线模块传递数据。本实用新型提供的第七优选技术方案中，所述实时时钟芯片(RTC)是型号为 DS1743W-120 的芯片。本实用新型提供的第八优选技术方案中，所述总线模块包括I2C总线、USB总线和SPI总线。本实用新型提供的第九优选技术方案中，所述中央控制单元为单片机。与现有技术比，本实用新型的有益效果是，所述合并单元仿真器在信号输入后，合并单元形成采样值的核心模块由FPGA构成；所述合并单元仿真器具有运行稳定、耗费资源少、对采样值报文的时间标定精确、延时少的特点；而且通过所述合并单元仿真器模拟合并单元发送符合IEC61850标准的9-1、9-2格式的报文，所述仿真器与被测合并单元进行相位误差、幅值误差的对比性检测，查看被测合并单元的项参数指标是否符合标准，操作简单方便，满足了技术人员对系统的进一步深入研究的要求。
图1为用于智能变电站检测的合并单元仿真器的结构图。图2为合并单元仿真器中CPU模块的结构图。
具体实施方式
如图1所示，合并单元仿真器包括母板、母板接口插头、接口驱动芯片、CPU模块、 FPGA、存储时钟模块、激光收发器；所述接口驱动芯片分别与所述CPU模块和所述FPGA连接；所述CPU模块和所述FPGA连接；所述母板接口插头的一侧分别与所述CPU模块和所述 FPGA连接，另一侧与所述存储时钟模块和所述激光收发器连接。其中，所述接口驱动芯片通过数据线和控制线分别将以太网上的数据传递到所述 CPU模块和所述FPGA，所述CPU模块通过信号线向所述接口驱动芯片发出指令，所述CPU模块和所述FPGA之间相互通过数据线进行数据的传递，所述CPU模块和所述FPGA都通过信号线向所述母板接口插头发出指令和数据，所述母板接口插头通过数据线以及信号线向所述母板上的所述存储时钟模块和所述激光收发器传递所述CPU模块和所述FPGA发出的指令和数据；所述存储时钟模块包括非易失性随机访问存储器(NVRAM)、闪存(FLASH)、实时时钟芯片(RTC)。其中，母板接口插头实现将母板上的数据线、地址线、其它信号线连接到本板上； 所述接口驱动芯片为型号KSZ8841的芯片，接口驱动芯片负责实现母板信号接口电平(5V) 与FPGA引脚电平(3. 3V)之间的信号双向转换，并在数据总线接口、中断信号线接口实现三态功能；FPGA负责采用信号产生或接收、数据接收、处理、上传给主处理CPU或下传给用户以及与主处理CPU之间的配置、状态信息的交互，与FPGA配套的有两片电源芯片，型号为 SS12的芯片，分别实现5V-3. 3V电源转换、3. 3V-1. 5V电源的转换，还有相关的FPGA配置电路；激光收发器，型号为0CM1342的芯片，负责实现光纤激光信号与FPGA电信号之间的转换，使FPGA可以通过光纤与其它合并单元进行信号交互。如图2所示，所述CPU模块包括串口、串行总线、中央控制单元、总线模块；所述中央控制单元通过所述中央控制单元上侧的串行总线接收所述串口的数据，并通过所述中央控制单元下侧的串行总线向所述总线模块传递数据。所述逻辑模块包括I2C总线、USB总线和SPI总线，其中，所述中央控制单元为单片机。其中CPU模块用来对其它单元模块进行采集、分析和控制。可把CPU模块分为8 大部分1)中央控制单元；幻数据存储部分，是型号为FM22L的芯片；幻可编程逻辑器件部分；3)A/D模拟采集控制部分；4)串口 UART通讯部分；5)以太网通讯部分；6)其它串口通讯部分；7) RTC时钟芯片部分，是型号为DS1743W-120的芯片；8)对外提供数据总线和地址总线，和十几个片选线，为扩展外围设备提供了大量的丰富的资源。综上所述，所述合并单元仿真器具有多种输入接口，通过输入接口将符合输入要求的输入信号接入多功能基准合并单元。合并单元通过内部处理后，可输出多种类型的采样值报文。需要声明的是，本实用新型内容及具体实施方式
意在证明本实用新型所提供技术方案的实际应用，不应解释为对本实用新型保护范围的限定。本领域技术人员在本实用新型的精神和原理启发下，可作各种修改、等同替换、或改进。但这些变更或修改均在申请待批的保护范围内。
权利要求1.一种用于智能变电站检测的合并单元仿真器，所述合并单元仿真器包括母板；其特征在于，设置在所述母板上的母板接口插头、接口驱动芯片、CPU模块、FPGA、存储时钟模块和激光收发器；所述接口驱动芯片分别与所述CPU模块和所述FPGA连接；所述CPU模块和所述FPGA 连接；所述母板接口插头的一侧分别与所述CPU模块和所述FPGA连接，另一侧与所述存储时钟模块和所述激光收发器连接。
2.根据权利要求1所述的合并单元仿真器，其特征在于，所述接口驱动芯片通过数据线和控制线分别将以太网的数据传递到所述CPU模块和所述FPGA ；所述CPU模块通过信号线向所述接口驱动芯片发出指令；所述CPU模块和所述FPGA之间相互通过数据线进行数据的传递；所述CPU模块和所述FPGA分别通过信号线向所述母板接口插头发出指令和数据。
3.根据权利要求1所述的合并单元仿真器，其特征在于，所述接口驱动芯片为型号 KSZ8841的芯片。
4.根据权利要求1所述的合并单元仿真器，其特征在于，所述激光收发器为型号 OCMl342的芯片。
5.根据权利要求1所述的合并单元仿真器，其特征在于，所述CPU模块和所述FPGA分别发出的指令和数据，由所述母板接口插头通过数据线和信号线分别向所述母板的所述存储时钟模块和所述激光收发器传递。
6.根据权利要求1所述的合并单元仿真器，其特征在于，所述存储时钟模块包括非易失性随机访问存储器NVRAM、闪存FLASH、实时时钟芯片RTC。
7.根据权利要求1所述的合并单元仿真器，其特征在于，所述CPU模块包括串口、串行总线、中央控制单元和总线模块；所述中央控制单元上侧的串行总线接收所述串口的数据， 其下侧的串行总线向所述总线模块传递数据。
8.根据权利要求6所述的合并单元仿真器，其特征在于，所述实时时钟芯片RTC是型号为DS1743W-120的芯片。
9.根据权利要求7所述的合并单元仿真器，其特征在于，所述总线模块包括I2C总线、 USB总线和SPI总线。
10.根据权利要求7所述的合并单元仿真器，其特征在于，所述中央控制单元为单片机。
专利摘要本实用新型提供了一种用于智能变电站检测的合并单元仿真器，所述合并单元仿真器包括母板、母板接口插头、接口驱动芯片、CPU模块、FPGA、存储时钟模块、激光收发器；存储时钟模块包括非易失性随机访问存储器(NVRAM)、闪存(FLASH)、实时时钟芯片(RTC)。本实用新型提供的合并单元仿真器，在信号输入后，合并单元形成采样值的核心模块由FPGA构成；合并单元仿真器具有运行稳定、耗费资源少、对采样值报文的时间标定精确、延时少的特点。
文档编号H02J13/00GK202218068SQ20112032091
公开日2012年5月9日 申请日期2011年8月30日 优先权日2011年8月30日
发明者吴晓博, 杨威, 王化鹏 申请人:中国电力科学研究院, 积成电子股份有限公司