输入级esd保护电路的制作方法
【专利摘要】本发明公开了一种输入级ESD保护电路，涉及深亚微米工艺下集成电路静电放电保护设计的【技术领域】。本发明公开的输入级ESD保护电路包括二极管串、电源钳位ESD保护电路、ESD幅值特征探测模块以及传输门模块。本发明提出的输入级ESD保护电路能够在输入压焊点对地的正向ESD冲击下，有效的把输入级的栅氧化层和输入压焊点间的电连接关系断开，使得输入级的栅氧化层免受ESD事件带来的过压击穿，同时，在正常数据传输时，保证信号基本没有衰减。
【专利说明】输入级ESD保护电路
【技术领域】
[0001]本发明涉及深亚微米工艺下静电放电【技术领域】，更具体涉及一种输入级ESD保护电路。
【背景技术】
[0002]随着集成电路工艺技术节点的不断进步，芯片静电放电保护的设计难度越来越大。工艺的进步使得半导体电子器件的栅氧化层变得更薄、PN结变得更浅、沟道变得更短，这些特点都很大程度上削弱了半导体电子器件抗ESD冲击的能力。因此，深亚微米工艺下，集成电路的ESD保护是一个棘手而又必须解决的问题。
[0003]集成电路片上ESD保护电路可以分为三类，它们是:输入级ESD保护电路、输出级ESD保护电路以及电源和地之间的ESD保护电路。对于输入级ESD保护电路，当ESD冲击发生在输入压焊点与地之间时，在ESD泄放通路完全打开之前，输入压焊点上通常会发生一个瞬态过压的事件，这个瞬态过压脉冲的持续时间一般比较短，但幅值远大于芯片正常的操作电压。在传统集成电路工艺中，由于栅氧化层比较厚，输入级反相器的栅氧化层通常能够承受由于ESD事件带来的瞬态过压冲击，但是随着栅氧化层的不断减薄，瞬态过压脉冲造成输入级反相器栅氧化层失效的可能性越来越大。因此，在深亚微米工艺中，输入级的ESD保护电路设计不仅要致力于提高保护器件自身的抗击ESD冲击的能力，同时也要保证输入压焊点在ESD冲击下形成的过压脉冲幅值不能超过输入级反相器的栅氧化层击穿电压。
[0004]图1所示为传统工艺下典型的输入级ESD保护电路示意图。图1中的ESD保护元件包括:二极管串D1-D4、镇流电阻Rb以及电源钳位ESD保护电路。镇流电阻Rb的作用是保证ESD事件发生时，ESD电流走的是设计好的泄放通路，而不是常规的数据通路。图1所示电路中，ESD电荷的泄放路径由二极管D1-D4和电源钳位ESD保护电路组成，在不同的ESD冲击模式下，不同的泄放元件会进入开启状态，提供低阻的泄放通路把ESD电流泄放掉。在压焊点对地的正向冲击下，ESD电荷的导通路径是经由正向导通的二极管D1和D2和触发了的电源钳位ESD保护电路由压焊点泄放到地，由于此种冲击模式下，电流流经的电路元件最多，在压焊点上造成的钳位电压最大，最容易造成输入级栅氧化层的击穿。在深亚微米工艺中，由保护元件形成的钳位电压与栅氧化层击穿电压之间的设计窗口变得越来越小，传统的输入级ESD保护电路已经不能有效防止输入级反相器栅氧化层的击穿。
【发明内容】
[0005](一)要解决的技术问题
[0006]本发明要解决的技术问题是如何防止输入级反相器栅氧化层被击穿，同时保证正常的数据传输无衰减。
[0007](二)技术方案
[0008]为了解决上述技术问题，本发明提供了一种输入级ESD保护电路，所述电路包括二极管串、电源钳位ESD保护电路、ESD幅值特征探测模块以及传输门模块；
[0009]所述二极管串包括二极管DpD2、D3、D4 ;所述二极管D1的阳极与所述输入级ESD保护电路的压焊点相连，所述二极管D1的阴极与所述二极管D2的阳极相连，所述二极管D2的阴极与所述输入级ESD保护电路的电源线Vdd相连；所述二极管D3的阳极与所述二极管D4的阴极相连，所以二极管D4的阳极与所述输入级ESD保护电路的地线Vss相连，所述二极管D3的阴极与所述输入级ESD保护电路的压焊点相连；
[0010]所述电源钳位ESD保护电路包括:PM0S晶体管Mpl、NMOS晶体管Mnl、NMOS晶体管Mbig、NM0S晶体管Mfb、电阻R、电容C ;所述Mpl的源极与所述电源线VDD、所述Mbig的漏极以及所述电阻R的一端连接，电阻R的另一端与所述电容C、Mpl的栅极、Mnl的栅极以及Mfb的漏极连接；所述电容C的另一端与所述Mfb的源极、Mnl的源极、Mbig的源极以及所述地线Vss连接；Mfb的栅极与Mbig的栅极、Mpl的漏极、Mnl的漏极连接；
[0011]所述ESD幅值特征探测模块包括电阻R1, NMOS晶体管Mnc’反相器INV1' INV2, INV3以及INV4 ;所述电阻R1的一端与所述输入级ESD保护电路的压焊点连接；所述电阻R1的另一端与Mn。的漏极、Mn。的栅极、INV1的输入端连接；所述1。的源极与所述地线Vss连接JNV1的输出端与INV2的输入端、INV3的输入端连接；所述INV2的输出端与控制信号ESDX连接；所述INV3的输出端与INV4的输入端连接；所述INV4的输出端与控制信号ESD连接JNV1'INV3以及INV4的电源端均与所述输入级ESD保护电路的压焊点相连，INV2的电源端与所述输入级ESD保护电路的电源线Vdd相连；
[0012]所述传输门模块包括:PM0S晶体管Mpt，NMOS晶体管Mnt ;所述Mpt的栅极与控制信号ESD连接；Mpt的源极与Mnt的漏极以及所述输入级ESD保护电路的压焊点相连；所述Mnt的栅极与控制信号ESDX连接；Mpt的漏极与Mnt的源极、PMOS晶体管Mp的栅极、NMOS晶体管Mn的栅极连接。
[0013]优选地，所述控制信号ESDX以及ESD的反相器驱动链是相互独立的。
[0014](三)有益效果
[0015]本发明提供了一种输入级ESD保护电路，该电路能够在ESD事件发生时，有效的断开压焊点与输入反相器栅氧化层间的电连接关系，保证输入级栅氧化层免受ESD事件带来的过压击穿，同时，本发明提出的输入级ESD保护电路在正常数据传输时，信号基本没有衰减。
【专利附图】
【附图说明】
[0016]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为传统工艺下一种常见的输入级ESD保护电路结构示意图；
[0018]图2为本发明的输入级ESD保护电路的电路结构示意图；
[0019]图3为为了证明栅氧化层与输入压焊点在ESD事件下电连接关系断开而额外添加电阻兀件Rf后的电路不意图；
[0020]图4为模拟的人体模型ESD电流源波形图，以及在此ESD事件下，传统输入级ESD保护电路和本发明的输入级ESD保护电路中IN节点电压随时间变化的示意图；
[0021]图5为在模拟的人体模型ESD事件下传统输入级ESD保护电路和本发明的输入级ESD保护电路中IN1节点电压随时间变化的示意图；
[0022]图6为在模拟的人体模型ESD事件下本发明的输入级ESD保护电路中ESD节点和MG节点电压随时间变化的示意图；
[0023]图7为在正常的数据传输时，施加在本发明的输入级ESD保护电路中IN节点的电
压信号；
[0024]图8为在图7所示的IN信号驱动下，本发明的输入级ESD保护电路中IN1节点电压随时间的变化示意图。
【具体实施方式】
[0025]下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
[0026]本发明提出的输入级ESD保护电路，在传统工艺下已有的输入级ESD保护电路的基础上，于压焊点和输入反相器的栅氧化层间加入了传输门，该传输门由ESD幅值特征探测模块进行控制，当ESD冲击在压焊点上造成过压时，传输门断开，避免过压造成输入反相器栅氧化层的击穿，在正常数据传输时，控制信号保证传输门完全开启，使得信号衰减最小。
[0027]图2所示是本发明的输入级ESD保护电路结构示意图，该电路包括:二极管串、电源钳位ESD保护电路、ESD幅值特征探测模块以及传输门模块。
[0028]所述二极管串包括二极管DpD2、D3、D4 ;所述二极管D1的阳极与所述输入级ESD保护电路的压焊点相连，所述二极管D1的阴极与所述二极管D2的阳极相连，所述二极管D2的阴极与所述输入级ESD保护电路的电源线Vdd相连；所述二极管D3的阳极与所述二极管D4的阴极相连，所以二极管D4的阳极与所述输入级ESD保护电路的地线Vss相连，所述二极管D3的阴极与所述输入级ESD保护电路的压焊点相连；所述二极管串用于在发生压焊点对电源线或者地线的ESD冲击时，为ESD电流提供正向导通的低阻通路，在信号正常传输时，起到电源线、地线与压焊点之间的信号隔离作用。
[0029]所述电源钳位ESD保护电路包括:PM0S晶体管Mpl、NMOS晶体管Mnl、NMOS晶体管Mbig、NM0S晶体管Mfb、电阻R、电容C ;所述Mpl的源极与所述电源线VDD、所述Mbig的漏极以及所述电阻R的一端连接，电阻R的另一端与所述电容C、Mpl的栅极、Mnl的栅极以及Mfb的漏极连接；所述电容C的另一端与所述Mfb的源极、Mnl的源极、Mbig的源极以及所述地线Vss连接；Mfb的栅极与Mbig的栅极、Mpl的漏极、Mnl的漏极连接；所述电源钳位ESD保护电路用于在芯片遭受ESD冲击时，迅速在电源线和地线间提供低阻导电通路，构成ESD电流泄放路径的重要组成部分。在芯片正常操作时，电源钳位ESD保护电路不开启，保证较小的漏电流。
[0030]所述ESD幅值特征探测模块包括电阻R1, NMOS晶体管Mnc’反相器INV1' INV2, INV3以及INV4 ;所述电阻R1的一端与所述输入级ESD保护电路的压焊点连接；所述电阻R1的另一端与Mn。的漏极、Mn。的栅极、INV1的输入端连接；所述1。的源极与所述地线Vss连接JNV1的输出端与INV2的输入端、INV3的输入端连接；所述INV2的输出端与控制信号ESDX连接；所述INV3的输出端与INV4的输入端连接；所述INV4的输出端与控制信号ESD连接JNV1'INV3以及INV4的电源端均与所述输入级ESD保护电路的压焊点相连，INV2的电源端与所述输入级ESD保护电路的电源线Vdd相连。所述ESD幅值特征探测模块用于在压焊点发生ESD冲击时，向传输门发出有效的控制信号把传输门关断，在正常数据传输时，保证传输门的完全开启。
[0031 ] 所述传输门模块包括:PM0S晶体管Mpt，NMOS晶体管Mnt ;所述Mpt的栅极与控制信号ESD连接；Mpt的源极与Mnt的漏极以及所述输入级ESD保护电路的压焊点相连；所述Mnt的栅极与控制信号ESDX连接；Mpt的漏极与Mnt的源极、PMOS晶体管Mp的栅极、NMOS晶体管Mn的栅极连接。所述传输门模块用于在压焊点发生ESD冲击时，根据ESD幅值电压探测模块发出的控制信号，实现压焊点与输入反相器栅氧化层之间的电隔离，确保输入反相器的栅氧化层免受过压击穿。同时，在信号正常传输时，保证信号基本没有衰减。
[0032]图2中，数据在正常传输时，传输门的控制信号ESD信号为逻辑低、ESDX信号为逻辑高。此时传输门完全打开，数据通过传输门和输入级反相器送入内部电路，其中输入极反相器包括PMOS晶体管Mp以及NMOS晶体管Mn。当压焊点相对地的正向ESD事件发生时，ESD信号变为逻辑高、ESDX信号变为逻辑低，此时传输门完全关断，使得输入级反相器的栅氧化层免受过压击穿的损坏，而ESD泄放电流从二极管Dl、D2和电源钳位ESD保护电路组成的泄放路径泄放。传输门的控制信号ESD和ESDX的反相器驱动链是相互独立的，这是为了确保传输门在正常数据传输时的完全开启以及在ESD事件下的完全关断状态。
[0033]为了证明传输门在ESD事件下确实处于完全关断的状态，在仿真中，额外的电阻Rf添加到了 IN1节点和地线之间，如图3所示，以证明IN1节点在ESD事件造成的过压脉冲下的浮空状态。
[0034]图4中，一个幅值达到2A的电流脉冲，用以模拟人体模型下等效3kV的ESD事件，在这个事件下，传统输入级ESD保护电路的IN节点电压峰值高达15V左右，而本发明提出的输入级ESD保护电路则只有6V左右的峰值，远低于传统的结构。本发明提出的保护电路IN节点峰值电压减小的原因是额外的ESD幅值特征探测元件加入到了压焊点与地线之间，与原有的泄放通路构成了并联的关系，使得整个通路的等效电阻减小。从图4中，传统输入级ESD保护电路和本发明提出的输入级ESD保护电路IN节点电压到达峰值后随时间迅速往下掉这一事实，可以得到图1和图2中的电源钳位ESD保护电路已经被该ESD电流有效触发。
[0035]图5中，在模拟的ESD事件下，传统保护电路IN1节点的电压基本与IN节点一致，IN1节点的电压就是输入反相器栅氧化层的电压，在65nm的CMOS集成电路工艺中，栅氧化层的击穿电压通常为5V，传统保护电路在IN1节点处形成的过压幅值远大于5V，很容易击穿输入反相器的栅氧化层。通过本发明提出的设计理念，IN1节点在IN节点电压超过5V的时候，二者之间的电连接关系就断开了，IN1节点上的电荷通过图3中的电阻Rf泄放到地，使得本发明提出的输入级ESD保护电路IN1节点电压迅速被拉低；随着静电电流的泄放，当IN节点上的电压幅值又低于5V的时候，传输门再次打开，IN1节点再次被IN节点驱动，以此有效避免过压对输入级反相器栅氧化层的损坏。
[0036]图6中，在模拟的ESD事件下，本发明提出的输入级ESD保护电路的ESD信号在IN上电压超过5V时，转入逻辑高状态，预示着ESD事件在压焊点上发生，把IN1信号与IN信号间的电连接断开。同时MG信号随时间的变化说明了电源钳位ESD保护电路被有效触发了，并且随着静电电荷的泄放，电源线VDD上看到的钳位电压越来越小。
[0037]图7是模拟数据正常传输时，施加在IN节点上的信号随时间的变化示意图；图8是在模拟的IN节点信号电压驱动下，IN1节点信号随时间的变化示意图；在数据正常传输时，一个2.5V的直流电压给电源线Vdd供电，从图中可以看出本发明提出的输入级ESD保护电路基本没有带来信号传输的衰减。
[0038]以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种输入级ESD保护电路，其特征在于，所述电路包括二极管串、电源钳位ESD保护电路、ESD幅值特征探测模块以及传输门模块； 所述二极管串包括二极管DpD2、D3、D4 ;所述二极管D1的阳极与所述输入级ESD保护电路的压焊点相连，所述二极管D1的阴极与所述二极管D2的阳极相连，所述二极管D2的阴极与所述输入级ESD保护电路的电源线Vdd相连；所述二极管D3的阳极与所述二极管D4的阴极相连，所以二极管D4的阳极与所述输入级ESD保护电路的地线Vss相连，所述二极管D3的阴极与所述输入级ESD保护电路的压焊点相连； 所述电源钳位ESD保护电路包括:PMOS晶体管Mpl、NMOS晶体管Mnl、NMOS晶体管Mbig、NMOS晶体管Mfb、电阻R、电容C ;所述Mpl的源极与所述电源线VDD、所述Mbig的漏极以及所述电阻R的一端连接，电阻R的另一端与所述电容C、Mpl的栅极、Mnl的栅极以及Mfb的漏极连接；所述电容C的另一端与所述Mfb的源极、Mnl的源极、Mbig的源极以及所述地线Vss连接；Mfb的栅极与Mbig的栅极、Mpl的漏极、Mnl的漏极连接； 所述ESD幅值特征探测模块包括电阻R1, NMOS晶体管Mnc’反相器INV1、INV2、INV3以及INV4 ;所述电阻R1的一端与所述输入级ESD保护电路的压焊点连接；所述电阻R1的另一端与Mne的漏极、Mnc的栅极、INV1的输入端连接；所述Mne的源极与所述地线Vss连接JNV1的输出端与INV2的输入端、INV3的输入端连接；所述INV2的输出端与控制信号ESDX连接；所述INV3的输出端与INV4的输入端连接；所述INV4的输出端与控制信号ESD连接JNV1UNV3以及INV4的电源端均与所述输入级ESD保护电路的压焊点相连，INV2的电源端与所述输入级ESD保护电路的电源线Vdd相连； 所述传输门模块包括=PMOS晶体管Mpt，NMOS晶体管Mnt ;所述Mpt的栅极与控制信号ESD连接；Mpt的源极与Mnt的漏极以及所述输入级ESD保护电路的压焊点相连；所述Mnt的栅极与控制信号ESDX连接；Mpt的漏极与Mnt的源极、PMOS晶体管Mp的栅极、NMOS晶体管Mn的栅极连接。
2.根据权利要求1所述的电路，其特征在于，所述控制信号ESDX以及ESD的反相器驱动链是相互独立的。
【文档编号】H02H3/20GK103795026SQ201410071681
【公开日】2014年5月14日 申请日期:2014年2月28日 优先权日:2014年2月28日
【发明者】王源, 陆光易, 曹健, 贾嵩, 张兴 申请人:北京大学