用于移相全桥同步整流电路的驱动电路的制作方法
【专利摘要】本实用新型公开了用于移相全桥同步整流电路的驱动电路，该驱动电路包括逻辑控制电路和DSP控制器。由DSP控制器产生的两路驱动信号和时钟脉冲信号经过逻辑控制电路后可得到用于驱动同步整流管的同步信号，当两路驱动信号同时为低电平时，逻辑控制电路在时钟脉冲信号的下降沿输出低电平信号，其他情况均输出高电平信号。该电路可使同步整流管导通时刻与理论的导通时刻延迟半个时钟脉冲时间，而关断时刻相同。本实用新型为移相全桥同步整流电路提供了一个简单有效、低成本的驱动方案。
【专利说明】用于移相全桥同步整流电路的驱动电路
【技术领域】
[0001]本实用新型涉及同步整流【技术领域】，具体涉及用于移相全桥同步整流电路的驱动电路。
【背景技术】
[0002]低压大电流的大功率电源在工业生产中广泛应用，过去低电压输出整流管采用肖特基二极管，其正向压降约为0.5V，若通过大电流输出必然产生很大的导通损耗，相比之下功率MOS管的导通电阻很小，在大功率电源中使用同步整流技术可以大大减少输出端的整流损耗，提高电源转换效率。
[0003]图1是典型的移相全桥同步整流电路，图2是移相全桥同步整流电路次级侧同步整流管理想的驱动波形。移相全桥同步整流电路初级侧有四个开关管M1、M2、M3、M4。以开关管Ml和M4为一组，相应的移相全桥同步整流电路次级侧同步整流管为SR1，同样以开关管M2和M4为另一组，相应的移相全桥同步整流电路次级侧同步整流管为SR2。任何一组中只要初级侧有开关管处于导通状态时，次级侧相应的同步整流管也同样处于开通状态。当初级侧开关管全部处于关断状态时，次级侧的全部同步整流管都处于开通状态，为输出端的电感电流提供回流路径。
[0004]图3是传统实施方式的移相全桥同步整流电路驱动方案，常加入使用电流检测电路，采样电感电流的过零值作为驱动同步整流管导通和关断的判断点，此方法需要使用专门的驱动芯片，而且检测精度不高，检测电路影响整机效率，存在低效率、高成本的特点。
实用新型内容
[0005]本实用新型所要解决的技术问题是提供一种简便、低成本的用于移相全桥同步整流电路的驱动电路。
[0006]本实用新型为达到上述目的，所采用的技术方案如下:
[0007]所述的用于移相全桥同步整流电路的驱动电路，该电路包括逻辑控制电路和DSP控制器，所述DSP控制器产生用于移相全桥同步整流电路中初级侧一组斜对角开关管的第一驱动信号以及第二驱动信号和用于逻辑控制电路的时钟脉冲信号，所述的逻辑控制电路输出用于驱动移相全桥同步整流电路中次级侧同步整流管的驱动信号。
[0008]进一步地，所述逻辑控制电路包含一个与门、两个非门、一个或门、一个JK触发器；第一驱动信号和与门的第一输入端相连，第一非门的输出端和与门的第二输入端相连，第二驱动信号和非门输入端相连，第一驱动信号和或门的第一输入端相连，第二驱动信号和或门的第二输入端相连，或门的输出端和第二非门的输入端相连，与门的输出端和触发器的第一输入端相连，第二非门的输出端与触发器的第二输入端相连，DSP控制器的时钟脉冲信号输出端与触发器的时钟输入端相连。
[0009]所述第一驱动信号和第二驱动信号具有相同的频率f，并且两者之间具有可调的移相角α。
[0010]当第一驱动信号以及第二驱动信号同时为低电平时，驱动信号在下一个时钟信号的下降沿变为低电平，其他情况均为高电平。
[0011]所述时钟脉冲信号的频率为(2N-l)f/(l+2 α )倍，N取能整除1000的任意正整数。
[0012]所述的用于移相全桥同步整流电路的驱动电路，DSP控制器可采用德州仪器公司TMS320C2000系列DSP控制器。
[0013]与现有技术相比，本实用新型具有如下优点和技术效果:
[0014]1、即可实现数字功能，又可实现模拟功能；
[0015]2、具有误差精度可调，低成本的特点；
[0016]3、电路简单，体积小，简便有效。
【专利附图】
【附图说明】
[0017]图1为移相全桥同步整流电路图；
[0018]图2是移相全桥同步整流电路次级侧同步整流管理想的驱动波形图；
[0019]图3为传统实施方式的移相全桥同步整流电路图；
[0020]图4为实施方式的移相全桥同步整流电路图；
[0021]图5为实施方式的逻辑驱动电路图；
[0022]图6为实施方式的时钟信号波形图。
【具体实施方式】
[0023]以下结合附图对本实用新型的实施作进一步的详细叙述。
[0024]如图4、图5，移相全桥同步整流电路的驱动电路包括逻辑控制电路和DSP控制器，所述DSP控制器产生用于移相全桥同步整流电路中初级侧一组斜对角开关管的第一驱动信号以及第二驱动信号和用于逻辑控制电路的时钟脉冲信号，所述的逻辑控制电路输出用于驱动移相全桥同步整流电路中次级侧同步整流管的驱动信号。
[0025]逻辑控制电路包含一个与门AND1、两个非门NOTl和N0T2、一个或门0R1、一个JK触发器D1。第一驱动信号PWMA和与门ANDl的第一输入端相连，第一非门NOTl的输出端和与门ANDl的第二输入端相连，第二驱动信号PWMB和非门NOTl输入端相连，第一驱动信号PWMA和或门ORl的第一输入端相连，第二驱动信号PWMB和或门ORl的第二输入端相连，或门ORl的输出端和第二非门N0T2的输入端相连，与门ANDl的输出端和触发器Dl的第一输入端J相连，第二非门N0T2的输出端与触发器Dl的第二输入端K相连，DSP控制器的时钟脉冲信号输出端与触发器Dl的时钟输入端相连。
[0026]第一驱动信号PWMA和第二驱动信号PWMB具有相同的频率f，并且两者之间具有可调的移相角α。时钟脉冲信号CLK的频率为(2N_l)f/(l+2 α )倍，N取能整除1000的任意正整数。当第一驱动信号PWMA以及第二驱动信号PWMB同时为低电平时，驱动信号SQ在下一个时钟信号的下降沿变为低电平，其他情况均为高电平。
[0027]DSP控制器可采用德州仪器公司TMS320C2000系列DSP (包括C28xx、C24xx、C2xx等)控制器。
[0028]本实用新型提供用于移相全桥同步整流电路的驱动电路。实施方式的移相全桥同步整流电路如图4所示，移相全桥同步整流电路初级侧四个开关管(M1、M2、M3、M4)的驱动信号分别由DSP控制器提供(图中只标示斜对角驱动信号PWMA和PWMB)，其中第一开关管Ml的驱动信号与第三开关管M3的驱动信号互补，第二开关管M2的驱动信号与第四开关管M4的驱动信号互补，此外驱动信号PWMA与PWMB的相位相差一个α角。倘若第一开关管Ml和第四开关管Μ4导通，对应的第一同步整流管SRl导通，同理第二开关管M2和第三开关管M3导通时，对应的第二同步整流管SR2导通。当初级测四个开关管都关断时，第一、第二同步整流管(SR1、SR2)同时导通。
[0029]图5是实施方式的逻辑驱动电路图。
[0030]图6为实施方式的时钟脉冲信号波形图。该时钟脉冲信号可使移相全桥同步整流电路初级侧的一组斜对角开关管与对应的同步整流管导通时刻只相差半个时钟脉冲周期时间，而关断时刻相同。
[0031]本实施方式的全桥同步整流包含以下运行步骤:
[0032]以PWMA和PWMB的半周期为例，当第一开关管Ml导通时，驱动信号PWMA为高电平，此时正处于时钟脉冲信号的上升沿，经过半个时钟脉冲周期后，第一同步整流管SRl导通，此时电感电流仍处于续流阶段。经过移相角α后，第四开关管Μ4导通，驱动信号PWMB为高电平，第一同步整流管SRl继续保持导通，直至PWMB为低电平，此刻时钟脉冲信号处于下降沿，驱动第一同步整流管SRl关断。后半周期的运行步骤类似，在此不再详述。
[0033]本领域技术人员可以在不违背本实用新型的原理和实质的前提下对本具体实施例做出各种修改或补充或者采用类似的方式替代，但是这些改动均落入本实用新型的保护范围。因此本实用新型技术范围不局限于上述实施例。
【权利要求】
1.用于移相全桥同步整流电路的驱动电路，其特征在于，该电路包括逻辑控制电路和DSP控制器，所述DSP控制器产生用于移相全桥同步整流电路中初级侧一组斜对角开关管的第一驱动信号(PWMA)以及第二驱动信号(PWMB)和用于逻辑控制电路的时钟脉冲信号(CLK)，所述的逻辑控制电路输出用于驱动移相全桥同步整流电路中次级侧同步整流管的驱动信号(SQ);逻辑控制电路包含一个与门(AND1)、两个非门(N0T1和N0T2)、一个或门(0R1)、一个JK触发器(Dl);第一驱动信号(PWMA)和与门(ANDl)的第一输入端相连，第一非门(NOTl)的输出端和与门(ANDl)的第二输入端相连，第二驱动信号(PWMB)和非门(NOTl)输入端相连,第一驱动信号(PWMA)和或门(ORl)的第一输入端相连,第二驱动信号(PWMB)和或门(ORl)的第二输入端相连，或门(ORl)的输出端和第二非门(N0T2)的输入端相连，与门(ANDl)的输出端和触发器(Dl)的第一输入端(J)相连，第二非门(N0T2)的输出端与触发器(Dl)的第二输入端(K)相连，DSP控制器的时钟脉冲信号输出端与触发器(Dl)的时钟输入端相连。
2.根据权利要求1所述的用于移相全桥同步整流电路的驱动电路，其特征在于DSP控制器采用德州仪器公司TMS320C2000系列DSP控制器。
【文档编号】H02M3/335GK203942461SQ201420162948
【公开日】2014年11月12日 申请日期:2014年7月1日 优先权日:2014年7月1日
【发明者】杜贵平, 李治泳 申请人:华南理工大学