用于控制DC‑DC转换器的方法与流程

技术领域

本申请大体上涉及调节器电路，更具体地，涉及开关DC-DC转换器。

背景技术：

本申请涉及一种用于改善开关电源中的前馈或反馈调节的校正电路。特别地，涉及适合于驱动负载的开关电源，其中负载电流可能突然变化。

开关电源(也称为开关模式电源)能够有效地将输入电压转换为输出电压。一个或多个有源功率器件或“相”被切换，即，快速连续地接通和关断，以控制从输入被输送到输出处的能量存储元件的能量的平均量。以在输出端产生受控电压波形的方式控制该开关。例如，降压转换器(例如压降转换器)将典型的未调节或松调节的输入DC电压转换成用于额定负载电流(或简称为负载)的较低的、经调节的DC电压。

开关电源可以具有由主电压调节反馈控制回路控制的一个或多个输出相位，以调节其输出。输出相通常包括一个或多个功率开关器件，例如晶体管，有时它们的驱动器。这些设备将电流(从输入)馈送到诸如与输出耦合的电感器和/或电容器的无源能量存储设备。为了调节输出电压，功率开关器件快速地导通和关断，例如，根据脉宽调制(PWM)，以适当的时序并且响应于来自输出的电压和电流反馈，来进行快速地导通和关断。

长期以来，开关电源中的输出电压的控制是重要的考虑。对于大多数应用，期望将输出电压和电流保持在或多或少稳定的值，或在期望的值窗口(范围)内。例如，用于为微处理器供电的电源需要保持在相当窄的电压窗口内。这是困难的，因为微处理器负载的性质是它们产生快速负载瞬变。

用于控制输出电压的公共装置是在反馈控制系统中使用反馈。然而，这种反馈控制系统通常需要在稳定性和瞬变响应之间的折衷。这是由于工作频率和控制环交叉频率(control loop crossover frequencies)之间的相对固定的关系。

已经考虑了几种方法以解决这个缺点。一种方法是提高电源的开关频率，同时降低输出电感值的值。然而，增加开关频率使转换器的设计复杂化，并且随着开关频率的增加，转换器的效率最终降低到不可接受的水平。降低DC-DC转换器的输出电感可以改善其动态响应。然而，这种减小导致输出电压纹波(ripple)的增加。增加的电压纹波将进而减小动态响应期间输出电压降的空间。此外，通过滤波电感器的较大纹波电流将导致通过转换器的功率开关的较大RMS电流，这将降低转换器在稳态操作下的总效率。另一个选择是添加“负载线(load line)”，其有效地提高电源的输出阻抗以更有效地使用输出电压值的可用窗口(例如美国专利第6919715号)。然而，在一些应用中，电源电压的偏差可能是不可接受的。另一个想法是在输出端添加电容器，以确保输出电压保持在所需的值窗口。然而，该策略需要非常大的输出电容器(例如，5,000至10,000uF)，其体积庞大且昂贵，因此通常不被认为是实用的。

此外，还考虑了对快速改变控制环路滤波器(补偿器)中的占空因数或增益的触发电路使用输出电压偏移(例如美国专利第6717390号)。不幸的是，这种解决方案不能提供如在现代微处理器应用中所要求的足够快的响应。这是由于PWM脉冲的固定速率，其相对于输出电压的增加或减少速率(转换速率)可能较慢。此外，更改控制系统的环路滤波器参数可能导致不稳定的性能。

另一种解决方案是由美国专利第6965502号提出，其中使用窗口比较器将输出电压与预定的参考电压进行比较。如果输出电压移动到窗口之外，则采取抑制动作。窗口的大小决定了的瞬变抑制系统的性能，窗口太小导致噪声和纹波不必要地触发抑制动作，窗口较大延迟输出电压中的检测。

在美国专利第7521913号中，持续地估计所检测的电压电平与目标电压的偏差的幅度，并用于确定有源瞬变响应电路采取的进一步的动作。在大多数实际情况下的这种方法导致功率转换器的不稳定操作，这是由于在功率级的LC滤波器的输入处注入的脉冲与在输出处观察到的脉冲的输出电压响应之间的显著延迟的LC滤波器。因此，有源瞬变响应电路很可能使输出电压振荡，而不是稳定值。

根据美国专利第7615982号，超驰PWM脉冲串，将单触发脉冲提供给功率转换器的多个相位。通过电压下冲的偏差来确定注入脉冲的相数。在实践中，该解决方案的应用范围限于多相功率转换器。此外，由于当输出电压开始回转时，系统仅在第一阈值电平越过之后的单个相位产生第一脉冲，因此该系统的性能受到损害。只有在保护时间间隔之后，在注入脉冲之后，仍保持参考电压和输出电压之间的差，则脉冲被注入到多个相。这导致对负载电流中的大阶跃(step)的适当响应的延迟。

美国专利第8054058号设想了一种前馈控制方法，其也尝试解决电压控制的问题。在该专利中，在输出电压轨上的检测到瞬变的情况下，注入和消隐脉冲覆盖了稳态脉冲串。注入和消隐脉冲的脉冲宽度基于电容器电荷平衡的原理来确定，其理论上提供最低可能的电压下冲/过冲和从正和/或负负载电流阶跃恢复的最短可实现时间。实际上，高电流开关DC-DC转换器的噪声环境和/或负载电流的快速非线性变化导致对谷点电压和时间偏移的不正确估计。用于计算注入和消隐脉冲的脉冲宽度的所有方程都假设了知道转换器的电感器和电容器值。在实践中，由于老化和温度变化，它们的精确值是未知的。结果，这些不确定性因素给出了注入脉冲和消隐脉冲的脉冲宽度的不正确的值。这又导致性能的劣化，并且在一些实际情况下可能在输出电压处给出甚至比不使用所描述的方法时更差的下冲/过冲。因此，提供用于开关电源的鲁棒控制电路将是有益的，其避免了上述问题。

技术实现要素：

因此，在第一方面，提供了一种用于检测DC-DC转换器的输出中的瞬变状况的方法，其中所述DC-DC转换器旨在当DC-DC转换器上的负载改变时将输入转换为相对恒定的输出。该方法包括以下步骤：计算输出的标志(signature，也译作识别标志或特征)，然后将计算出的输出的标志与先前计算的输出的标志进行比较，以确定输出是否在先前计算的标志的预定裕度之外，并且在进行这样的确定确定瞬变状况的存在。适当地，标志表示开关周期上的输出的变化。

在第二方面，提供了一种控制DC-DC转换器的方法。该方法适当地包括：使用第一控制器控制DC-DC转换器；使用第二控制器通过比较所述输出相对于一系列阈值的变化来检测所述DC-DC转换器的输出上的瞬变状况，并且其中在所述开关周期期间在不同点采用所述系列中的阈值的各个值以解决DC-DC转换器的输出上的纹波。输出的变化可以计算为输出电压的测量和输出电压的延迟测量之间的多个差。第二控制器可以响应于瞬变状况的检测，以引起由第一控制器提供的PWM控制信号中的注入，延长，缩短或跳过脉冲中的一个。

在第三方面，提供了一种测量或估计DC-DC转换器的输出电压轨处的电压变化的方法。该方法包括：用输出电压的至少一个延迟副本(delayed copies)计算输出电压中的至少一个差，以及将所述至少一个差与至少一个阈值进行比较，以确定输出电压是否存在变化。通常，在DC-DC转换器的任何一个开关周期期间将存在计算的多个差。在计算多个差之前，可以通过高通滤波器对输出电压进行滤波以在计算输出电压之差之前去除DC分量。可以存在与每个差值计算相关联的单独阈值。可以在DC-DC转换器的确定的稳态操作期间估计阈值。

在第四方面，提供了一种用于DC-DC转换器的控制器。该控制器包括：瞬变检测器，用于通过将输出电压的变化与输出电压的延迟变化进行比较来检测负载变化；用于基于检测到的电压变化选择响应参数的选择器；响应发生器，用于从所选择的参数产生瞬变响应；组合器，用于将所述瞬变响应积分为来自所述控制器的控制信号。适当地，瞬变检测器包括延迟线(delay line)和多个差计算器。控制信号可以是包括一系列PWM控制脉冲的PWM信号，并且组合器响应于瞬变响应来调整该序列中的PWM控制脉冲的持续时间。

在另一方面，提供了一种用于检测DC-DC转换器中的负载瞬变的检测器。检测器包括延迟线，其具有连接到来自DC-DC转换器的输出电压的输入；多个差计算器，每个差计算器具有两个输入，第一输入是输出电压，第二输入由延迟线的输出提供；以及多个比较器，用于将每个差计算器的输出与阈值进行比较。阈值可以由阈值发生器提供。

在再一方面，可以提供脉冲组合器用于将脉冲插入具有调制宽度的一系列脉冲中，所述组合器包括：检测器，用于检测插入脉冲和脉冲宽度调制脉冲都有效(active)时的状态；计时器，其响应于所述检测器，用于测量当两者都存在时的时间间隔；脉冲发生器，用于当所述条件以持续时间等于所述时间间隔而结束时提供脉冲。如果不存在脉冲宽度调制脉冲，则脉冲组合器将脉冲注入到连续脉冲中。

在另一方面，提供了一种用于控制DC-DC转换器的方法，包括：通过测量或估计DC-DC转换器的输出电压轨处的电压变化来检测负载瞬变；选择所述响应的参数以补偿所述电压变化；使用所选择的参数生成响应；将所产生的响应施加到所述DC-DC转换器的部件；其中测量或估计包括计算在不同时间延迟处获得的信号与其延迟副本之间的多个差。该方法适当地包括应用响应还包括将所生成的响应与具有调制宽度的脉冲组合。

检测步骤可以包括通过测量或估计DC-DC转换器的输出电压轨处的负电压变化来检测对新负载电流的正负载电流阶跃，并且其中选择参数的步骤包括选择参数以增加输出电压，并且在这种情况下，响应的施加可以进一步包括控制电流源或将脉冲插入具有调制宽度的脉冲序列或两者。

检测步骤可以包括通过测量或估计DC-DC转换器的输出电压轨处的正电压变化来检测对新负载电流的负负载电流阶跃，并且选择参数的步骤可以包括选择响应的参数以减小输出电压，并且在这种情况下，施加响应可以包括控制电流吸收(current sink)或减少PWM脉冲的有效时间。

选择参数的步骤可以包括使用差与阈值的比较结果来选择响应的参数。

在所公开的所有方面中，DC-DC转换器可以选自降压、正向、推挽、半桥和全桥转换器。

在另一方面，提供了一种用于测量或估计DC-DC转换器的输出电压轨处的电压变化的方法。该方法包括计算输出电压的测量值与在不同时间延迟处获得的测量输出电压的延迟副本的多个差，并将差与阈值进行比较。该测量可以是输出电压的滤波测量。当DC-DC转换器处于稳态操作时，可以计算阈值。可以在DC-DC转换器输出上的瞬变之后改变阈值。该方法可以包括产生响应，其中该响应包括产生用于作为控制信号提供给DC-DC转换器的初始脉冲。可以通过测量或估计电压变化的程度来选择初始脉冲的最大持续时间。该响应可以包括在进一步响应之前在提供初始脉冲之后等待保护间隔。保护间隔的持续时间可以基于电压变化的规模来确定。在保护间隔之后可以提供另外的脉冲。该方法可以包括等待其间不产生脉冲的稳定间隔。通过测量或估计DC-DC转换器的输出电压轨处的电压变化来选择稳定间隔的最大持续时间。可以通过测量或估计DC-DC转换器的输出电压轨处的电压变化来确定用于稳定间隔的开始的条件。

在另一方面，提供了一种将脉冲插入到具有调制宽度的一系列脉冲中的方法，包括测量插入的脉冲和具有调制宽度的脉冲都是有效的时间间隔，并且以当插入的脉冲和具有调制宽度的脉冲都是无效的时的时间间隔，产生脉冲。

在另一方面，提供了一种用于响应于负载电流阶跃而最小化DC-DC转换器的输出电压偏差的控制器。该控制器包括：检测器，用于检测到新负载的负载电流阶跃，其包括在DC-DC转换器的输出电压轨处的电压变化的测量器或估计器；响应的参数的选择器，用于补偿电压变化；响应生成器，用于使用所选择的参数生成响应；组合器，用于将所生成的响应与DC-DC转换器的信号组合。测量器或估计器适当地包括延迟线和多个差计算器。组合器在DC-DC转换器中适当地组合所产生的响应与脉宽调制信号。

控制器可以包括：检测器，用于检测到新负载电流负载的正负载电流阶跃，其包括在DC-DC转换器的输出电压轨处的负电压变化的测量器或估计器；增加输出电压的响应参数的选择器；响应生成器，用于使用所选择的参数生成响应；以及将所产生的响应施加到DC-DC转换器的组件的装置。用于施加响应的装置可以包括：受控电流源或组合器，用于将脉冲插入到具有调制宽度的连续脉冲中。

控制器可以包括：检测器，用于检测到新负载电流负载的负负载电流阶跃，其包括在DC-DC转换器的输出电压轨处的正电压变化的测量器或估计器；减小输出电压的响应参数的选择器；响应发生器，用于产生具有所选参数的响应；以及用于将所产生的响应施加到DC-DC转换器的部件的装置。用于施加响应的装置可以包括受控电流阱(controlled current sink)或组合器，用于减小具有调制宽度的脉冲的有效时间。

该应用进一步扩展到用于估计DC-DC的输出电压轨处的电压变化的估计器。估计器包括延迟线，其输入连接到输出电压轨；多个第一输入连接到输出电压轨的电压的差计算器和第二输入连接到延迟线的输出；多个比较器，其第一输入连接到差计算器的输出，而第二输入连接到阈值发生器的输出。估计器的输入适当地连接到滤波器的输出，而滤波器的输入连接到DC-DC转换器的输出电压轨。阈值发生器的波形输入可以连接到阈值估计器，其禁用输入连接到用于检测负载电流阶跃的检测器的输出。阈值发生器的波形输入端可以连接到多路复用器，该控制输入端连接到响应发生器。

附图说明

附图说明为了更完整地理解本申请，并且为了更清楚地示出如何将其付诸实施，将参考附图通过示例的方式描述本申请的实施例。

图1是示出现有技术的n相DC-DC转换器的框图。

图2是示出根据本申请的一些实施例的具有瞬变检测器，响应发生器和脉冲组合器的n相DC-DC转换器的框图；

图3是适用于图1所示的转换器的转换速率检测器的第一示例性实施方式。

图4是适用于图1所示的转换器的转换速率检测器的第二示例性实施方式。

图5是适用于图1所示的转换器的转换速率检测器的第三示例性实施方式。

图6是示出了用于图5中呈现的转换速率检测器的示例性阈值波形估计器的框图。

图7是示出用于在图6中呈现的阈值波形估计器中的示例性最小-最大采样器的框图。

图8是示出适用于图所示的转换器的响应发生器的框图。

图9是示出可以在图8中呈现的响应发生器中采用的序列参数的选择器的第一实现的框图。

图10是示出可以在图8中呈现的响应发生器中采用的序列参数的选择器的第二实现的框图。

图11是示出可用于图8所示的响应发生器中的示例性脉冲序列发生器的框图。

图12示出了图11所示的脉冲序列发生器在它产生喷射响应时的负载电流和输出电压以及输入和输出处的信号的示例波形。

图13a是示出适用于图11所示的脉冲序列发生器的正沿检测器的框图。

图13b是示出适用于图11所示的脉冲序列发生器的负沿检测器的框图。

图14是示出根据本申请的一些实施例的、图2所示的改进的降压转换器的脉冲组合器的框图。

图15a-15b示出了图14的脉冲组合器在产生消隐脉冲时的输入和输出处的示例性波形。

图15c-15f示出了图14的脉冲组合器在产生注入脉冲时的输入和输出处的示例性波形。

具体实施方式

本申请可以根据各种功能组件和各种处理步骤来描述。应当理解，这样的功能组件可以由被配置为执行指定功能的任何数量的硬件或结构组件来实现。例如，本申请可以采用由各种电气装置组成的各种集成部件，例如，电阻器，晶体管，电容器，电感器等，其值可以适当地配置用于各种预期目的。提供给这样的组件以及施加的电压电平和电流的任何实际值旨在作为示例而非限制。

另外，本申请可以在任何集成电路应用中实现。在本文中不详细描述根据本公开对于本领域技术人员显而易见的这样的一般应用和其它细节。此外，应当注意，虽然各种组件可以适当地耦合或连接到示例性电路内的其他组件，但是这种连接和耦合可以通过组件之间的直接连接或通过位于其间的其他组件和设备的连接来实现。

参考图1，图1是示出布置在降压拓扑中的示例性现有技术DC-DC转换器的框图。DC-DC转换器具有n相(为了方便起见，仅示出了其中的第1和第n相)。本发明不限于这种特定配置，该特定配置被简单地提供以帮助解释本申请以及可以如何修改现有技术以将之并入本教导。因此，例如，本发明可以应用于单相转换器。

同时，DC-DC转换器的操作对于本领域技术人员来说是熟悉的，简而言之，转换器转换输入电压V_IN(其可以处于相对高的电源电位(例如，12伏))到较低的输出电压(例如，1至3伏)。该输出电压V_OUT可以用于向负载106提供高电流I_LOAD。

仅仅出于说明的目的选择这种类型的转换器。应当理解，本发明的教导也适合于与其他转换器类型一起使用。因此，该方法可以与单相(n＝1)同步和异步降压转换器一起使用。类似地，它也可以与诸如正向，推挽，半桥和全桥转换器等的降压–派生的转换器一起使用。

n相DC-DC降压转换器100包括控制器110，其向多个相107_1-n中的每一个提供控制信号。控制器110包括比较器101，补偿器102和PWM 103。比较器是加法器101的形式。加法器电路具有第一输入，其连接到负的参考设定点电压V_SET——转换器寻求维持的目标输出电压。第二输入连接到实际输出电压V _OUT。加法器的输出因此是表示输出电压和期望设定点之间的差的误差信号(ERR)。误差信号被提供给补偿器102。补偿器实现适当的控制功能，例如PID控制功能，来尝试并强制输出电压到设定点值，即达到误差信号为零的状态。

补偿器还可以从一个或多个相电流传感器105_1-n接收电流测量值I_1-n，其中，相电流传感器105_1-n测量通过每相的输出电感器104_1-n提供的电流。

在采用电流测量的情况下，补偿器使用误差信号ERR与控制算法中的相电流测量结合以产生控制信号CTRL。

控制信号又被提供给n相脉冲宽度调制器(PWM)103。脉冲宽度调制器103修改提供给n个相位中的每一个的脉冲宽度。来自相电流传感器105_1-n的电流测量值也可以由补偿器用于确定控制信号。n相PWM可以通过“同步”输入SYNC与内部或外部源同步。

继而，从n相PWM提供多个PWM输出PWM_1-n，每个相107_1-n具有一个输出PWM_1-n。应当理解，为了便于说明，仅示出了第一相107₁和第n相107_n。

在每个相位内，PWM_1-n信号用于控制相位驱动器111_1-n，相位驱动器111_1-n进而通过驱动它们的“栅极”输入来控制相位控制FET 121_1-n和相位同步FET 122_1-n。更具体地，来自每个相驱动器111_1-n的第一输出驱动每个相应的相位控制FET 121_1-n的栅极。来自每个相位驱动器111_1-n的第二输出驱动每个相应相位同步FET 122_1-n的栅极。来自第一输出的信号与第二输出的信号互补，以便确保在任何一个时间只有来自任何FET对的一个FET导通，以便防止V_IN和地之间的直流路径。

应当理解，这仅仅是相位控制的一种方法，并且可以采用其他电路和配置。例如，同步FET可以用二极管代替。可以使用任何数目(n)的相。较大数量的相提供对负载106的更平滑且更准确的功率传输，但是具有增加的组件和电路空间成本。

相位控制FET 121_1-n和相位同步FET 122_1-n的漏极-源极路径相应地串联连接在第一电位，即电源电压V_IN之间，其可以由连接到参考电位(例如地)的输入电容器115滤波。

每个单独的相位电感器104_1-n的一侧连接到相应的相位控制FET 121_1-n和相位同步FET122_1-n的组合的公共连接点。相电感器104_1-n的相对侧连接在一起以提供提供输出电压V_OUT的公共输出。输出电容器108和负载106连接在来自相电感器104_1-n的公共输出和参考电位(地)之间。在操作中，当脉冲宽度调制波形使相位控制FET 102_1-n中的一个导通时，电流从输入电压通过相位控制FET流动到FET的公共节点并且通过相应的相电感器104_1-n以对输出电容器108充电，向负载106提供电力。另一方面，当相应的相位同步FET 122_1-n导通时，输入电压被断开，并且电流流过该FET。

负载106可以是微电子部件，例如微处理器或其它DC供电电路。微处理器需要非常精确的电压，其在快速变化的功率需求期间被调节和维持。n个相中的每一个适当地具有用于测量通过各个相电感器的电流流动的相关相电流传感器105_1-n。每个相电流传感器适当地将流过每个相电感器104_1-n的电流的测量值递送到补偿器102，在补偿器102中如上所述地采用该电流。

来自负载106的电压被反馈到控制器110，使得负载106处的电压可以由补偿器102调整以改变负载条件。来自相电流传感器105_1-n的电流测量也可以在该调节过程中使用。美国专利第6795009号是可以如何采用电流测量以更好地调节提供给负载106的功率的示例。

尽管这样的系统在负载电流的缓慢变化下令人满意地工作，但是本专利的发明人已经发现，为了对负载106的功率需求中的高速变化做出更快的响应，需要第二电压调节技术。

更具体地，在图1中呈现的功率转换器的现有技术布置中，在图1中，由于其有限的带宽而不能由补偿器102处理的陡峭的正或负负载电流阶跃导致不合需要的输出电压V_OUT。

如果负载106的电流需求突然增加，则其导致输出电压的减小(负转换)以及输出电压上出现不期望的负瞬变(下冲)。类似地，如果负载电流突然减小，则其导致输出电压的增加(正转换)，并且导致输出电压上出现不期望的正瞬变(过冲)。

本申请提供了一种提供改进的动态响应的装置。

为了改善DC-DC功率转换器的动态响应而不增加反馈补偿器102的带宽，本发明的转换器引入了附加控制器以补偿负载106的快速变化的功率需求。该附加控制器可以，例如，是前馈方法或非线性控制方案。附加控制器使用在稳态条件下针对来自DC-DC转换器的输出电压确定的标志来操作。标志表示输出如何随时间变化。适当地，标志表示输出在切换周期期间如何变化。该标志被修改以包括导致操作包络(operating envelope)的余量。在正常操作中，附加控制器确定来自控制器的电流输出的标志，并将其与先前确定的包络进行比较。如果计算的标志在包络内，则附加控制器不采取动作，然而，随着计算的标志开始延伸超过包络，控制器被配置为将其识别为瞬变状况并且相应地进行响应。因为附加控制器使用代表输出如何随时间变化的信号，所以用于定义操作包络的余量可以比常规方法低得多，在常规方法中，通常阈值被固定以包括余量并且考虑波动或波纹。

更详细地，具有改进的动态性能的所得补偿方案由两个不同的控制器组成。如现在将描述的，第一控制器可以是前述类型的线性反馈补偿器102，第二控制器适当地是非线性控制器。应当理解，在数字地实现控制器的情况下，两个控制器可以一起实现。类似地，两个控制器可以构造在同一集成电路上。

当开关电源在相对恒定的负载条件下工作时，第一控制器102(其可以是常规的线性反馈补偿器)是主要的。在负载瞬变状况下，第二(非线性)控制器变得有效，并确保采取校正措施来解决负载瞬变。

第二控制器通过寻求检测输出上的瞬变状况来操作。作为其一部分，非线性控制器225提供输出电压V_OUT的变化率(转换速率)的原始估计。

为了方便起见，用于增加(上升)V_OUT和减小(下降)V_OUT的转换速率分别由上升电压检测器226和下降电压检测器228估计。

基于所获得的原始估计，可以检测输出电压V_OUT上的瞬变的开始。在检测到瞬变的情况下，可以选择瞬变缓解响应的初始参数，并且生成由这些参数适当定义的响应。

如下所述，本方法的转换速率估计的优点在于在估计期间补偿纹波。纹波存在于输出电压V_OUT轨处，因为相电感器104_i-n和输出电容器108的实际非理想特性，并且还由于例如来自印刷电路板布局的寄生效应。考虑波纹，使得可以提供更好的转换速率估计，允许回转检测器的更高灵敏度。类似地，考虑波纹确保了瞬变响应动作的虚假触发的完全可控的低概率。

检测器的高灵敏度允许检测在早期阶段回转(slewing)的输出电压V _OUT，并且因此对负载电流的快速变化的早期触发响应，从而减轻由于负载电流快速变化引起的输出电压V_OUT的下冲和过冲。压摆率(slew rate，转换速率)的可靠估计允许改进响应序列参数的选择，其对输出电压V_OUT轨提供最小程度的过冲和下冲以及最小建立时间。

该方法通过计算输出电压和输出电压的延迟副本之间的差的数量来操作。将这些差以及输出电压与生成的阈值进行比较。假定来自转换器的输出电压的稳态纹波是准周期性的，这些生成的阈值是周期性函数，并且它们在DC-DC转换器操作的稳定状态期间确定计算的差的纹波和输出电压纹波的容差。

各个部件(电感器，电容器和开关)的值将随着时间变化，例如由于老化和工作温度，并且因此输出电压V_OUT的稳态波纹可以随时间变化。在一个可选实施方式中，可以调整阈值以对DC-DC转换器的部件的慢变化参数提供自适应补偿。此种运行时调整能力确保转换速率检测器的阈值裕度维持在低水平(相对于电力转换器的工作条件的运行时间变化)，从而保持估计器的性能独立于这些变化。

如果在输出电压V_OUT处检测到与正瞬变的开始相关联的正转换，如下面将描述的，则执行正瞬变减轻响应以对其进行调整。在一个实施方案中，正瞬变减轻响应包括完全抑制或缩短来自用于所选相的n相PWM 103的PWM脉冲的一个或一系列消隐脉冲。

如果检测到与负瞬变的开始相关联的输出电压V_OUT和负转换，如下面将描述的，则执行负瞬时减轻响应以对其进行调整。在一个实现中，负瞬时减轻响应包括一个或一系列注入脉冲，其被添加到来自用于所选相的n相PWM 103的PWM脉冲串中。来自n相PWM 103的输出的PWM脉冲与这些消隐或注入脉冲组合，并且该修改的脉冲串用于通过相位驱动器111_1-n控制相位控制FET 121_1-n和相位同步FET 122_1-n。

当需要瞬变缓解响应时，处理用于增加和减小的输出电压V_OUT的转换速率的原始估计，并且响应于消隐或注入脉冲的定时参数(例如脉冲的持续时间和脉冲之间的时间间隔)到这个处理的结果。

现在将关于一些示例性时间间隔解释瞬时缓解响应：

检测由在输出电压V_OUT处的回转之后产生的初始脉冲定义的初始间隔。如果检测到正转换，则初始脉冲对所选相位的PWM脉冲进行消隐。如果检测到负转换，则将初始脉冲注入(添加)到用于所选相的PWM脉冲串中。当通过观察输出电压V_OUT来检测输出电容器105的电荷平衡条件时，或者当脉冲持续时间达到预定的最大值时，初始脉冲结束。可能需要后一种条件以确保相电感器104_1-n的磁芯响应于扩展的初始脉冲不饱和。

第一保护间隔跟随初始脉冲。在该间隔期间不产生脉冲，其长度旨在补偿对初始脉冲的V_OUT响应的延迟，以确保瞬变响应不过度补偿。该延迟与由相电感器10_1-n，输出电容器108和负载106布置的LCR网络相关联。在保护间隔之后附加脉冲间隔。如果在输出电压V_OUT处的回转在初始脉冲和保护时间之后保持，则在附加脉冲间隔期间检测该条件。然后响应于检测到的回转产生具有预定持续时间的脉冲。该脉冲之后是具有与没有产生脉冲时的第一保护间隔相同的预定持续时间的附加(第二)保护间隔。如果在附加保护间隔之后再次检测到输出电压V_OUT回转，则重复该序列。

提供稳定间隔以对瞬变呈现过度反应(over-reaction)并且以便允许输出电压稳定。稳定间隔跟随附加脉冲间隔。该间隔被提供以允许输出电压在前面的响应间隔期间产生的负载阶跃和响应脉冲之后被设置为设定的V_SET电平。用于检测输出电压V_OUT已经稳定的标准是在任一方向上没有检测到回转。稳定间隔表示在检测到最后的回转条件之后的预定持续时间。

一次只能产生一个瞬变缓解响应。稳定间隔的结束用于指示转换器已经返回到稳态操作条件，尽管可能在新的负载电流下。在稳定间隔期满后，系统准备好在任一方向上响应下一个负载步骤。

图2示出了图1的n相DC-DC降压转换器的框图，该转换器被修改为包括第二控制器以产生转换器的动态响应的改进。

第二控制器225适当地包括上升电压检测器226、下降电压检测器228和响应发生器230。虽然将理解，可以提供上升电压检测器和下降电压检测器中的一个或另一个而没有另一个，结果是使得第二控制器将仅响应下降或上升瞬变中的一个，而不是两者。在随后的示例性电路中，下降电压检测器和上升电压检测器在结构上类似，因为上升电压检测器在上包络线上操作以检测何时存在上升瞬变，下降电压检测器在下包络线上操作以检测何时有一个下降瞬变。

提供组合器236_1-n以将来自第一控制器的输出与来自第二控制器的输出组合以向驱动器电路提供组合控制信号SW_1-n。应当理解，其他配置也是可能的，以实现相同的结果，包括例如在n相PWM内集成组合功能。然而，为了便于解释，下面的解释基于所示的示例性布置。

上升电压检测器226接收输出电压V_OUT作为输入。在图2以及实际上剩余图的上下文中，将理解的是，在将V_OUT表示为值的情况下，其可以是通过模数转换器转换的V_OUT的数字表示。当检测到上升电压时，上升电压检测器的功能是向响应发生器230提供输出信号EST_RS。上升电压检测器还接收“同步”信号SYNC作为输入，其允许其对准其操作与SYNC信号。这是由n相PWM 103采用的同一同步信号。

类似地，下降电压检测器228接收输出电压V_OUT作为输入和SYNC信号作为输入。下降电压检测器的功能是在检测到下降电压时向响应发生器230提供输出信号EST_FL。

响应发生器230响应于来自上升电压检测器和下降电压检测器的信号，并提供适当的控制信号以确保采取校正动作。因此，在示例性布置中，提供消隐脉冲输出BLN，其中检测上升电压，并且类似地，当检测到下降电压时提供注入脉冲输出INJ。

响应发生器230的“消隐脉冲”输出BLN被提供作为脉冲组合器236_1-n的输入。因此，消隐脉冲输出适当地是n位字BLN_1-n,每个相位一个位。可选地，可以包括附加位BLN_n+1，使得消隐脉冲输出n+1位字，以“启用”受控电流阱232(如果提供的话)的输入。这种受控电流阱在被提供和使能时用于从输出电容器108吸收过多的电荷。

类似地，响应发生器230的“注入脉冲”输出INJ_1-n被提供作为脉冲组合器236的输入。因此，注入脉冲输出适当地是n位字。可选地，可以提供附加位INJ _n+1。这个附加的第n+1位可以用于控制受控电流源234(如果提供的话)的操作。这样的受控电流源在被提供和使能时，向输出电容器108提供附加电荷。

应当理解，具有用于注入或消隐位的n位在控制各个相位方面提供了更大的灵活性。然而，应当理解，原始控制是可能的，由此通过较低数量的比特控制多个相位n，例如其中单个比特用作控制若干相位的公共输入。

此外，为了控制来自响应发生器的信号INJ和BLN，从第一控制器的n相PWM 103提供的PWM脉冲(PWM)也施加到各个脉冲组合器，并且适当地与INJ和BLN信号组合。

各个脉冲组合器236_1-n的输出(SW_1-n)相应地提供为n个相位中的每一个的相位驱动器111_1-n的输入。相位驱动器如先前关于图1所描述的那样操作。在正常操作条件下，单个脉冲组合器简单地允许PWM脉冲作为信号SW_1-n传递到驱动器。然而，在检测到瞬变状况的情况下，脉冲组合器响应于消隐BLN_1-n信号和注入信号INJ_1-n。下面参照图14解释示例性脉冲组合器的操作。

为了确保第二控制器的正确操作，示例性响应发生器向上升和下降检测器中的每一个提供多个信号和值。这些信号用于确保上升和下降检测器根据需要工作，并限制它们在特定操作条件下的操作。信号指示是否已经检测到瞬变，以及控制器是否正在采取行动来对瞬变做出反应。这些值为瞬变检测器提供信息以确定转换器是在标志包络内操作还是在标志包络外操作。

这些信号可以包括：

IDL表示来自响应发生器的“空闲”输出信号，其用于识别稳定状态操作，即第二控制器正在等待检测瞬变(即不在瞬变状态期间)。

WFM_INI(PRM_DET_INI_BLN/PRM_DET_INI_INJ)表示用于初始消隐/注入脉冲条件结束的阈值。

WFM ADD(PRM_DET_ADD_BLN/PRM_DET_ADD_INJ)表示用于附加消隐/注入脉冲条件的开始的阈值。

INI_(INI_BLN，INI_INJ)表示初始消隐/注入脉冲，并且从响应发生器提供给转换速率检测器。

ADD_(ADD_BLN，ADD_JNJ)是响应发生器的附加消隐/注入脉冲间隔“输出，其被提供给瞬变电压检测器226、228。

从下面的描述将变得清楚，不是可以使用所有这些信号，因此，以虚线形式示出了某些信号。

适当地，上升电压检测器226和下降电压检测器228都与在PWM 103的输出处产生的脉冲串同步。在处理输出电压V_OUT时，上升电压检测器226提供输出EST_FL，其是V_OUT由于负载106的快速减小的电流需求而增加时的压摆率的原始估计，其不能由初级补偿器102来处理。

在处理输出电压V_OUT时，下降电压检测器228提供当V_OUT由于负载106快速增加的电流需求而减小时的压摆率EST_FL的原始估计,其不能由补偿器102处理。

在响应发生器230中进一步处理来自检测器226、228两者的原始瞬变估计EST_FL，EST_RS以确定所需的响应。

如果在响应发生器230中做出输出电压V_OUT正在上升并且需要响应的决定，则响应发生器提供“消隐脉冲”输出BLN_1-n以使得发生脉冲消隐。响应发生器还提供所述状况的阈值标志——其在所产生的响应的不同时间间隔处被检测。基于从上升电压检测器226提供的转换速率EST_RS的原始估计，确定阈值特征和消隐响应的参数。

在一些实施方式中，从响应发生器230向下降电压检测器228提供“初始消隐脉冲条件的结束的阈值”PRM_DET_INI_BLN的波形标志。

当响应发生器230产生初始消隐脉冲时，它将其“初始消隐脉冲”输出INI_BLN设置为有效逻辑电平。这向下降电压检测器228指示:来自响应发生器230的“用于初始消隐脉冲条件的结束的阈值”输出PRM_DET_INI_BLN的波形标志必须应用在下降电压检测器228中,以检测“的初始消隐脉冲“条件。响应发生器230基于来自下降电压检测器228的输出EST_FL的原始估计来调整初始消隐脉冲的持续时间。当响应发生器230检测到输出电压V_OUT由于实现的电荷平衡条件而开始下降时在输出电容器108处，它完成初始消隐脉冲。

类似的过程可以在下降电压检测器中应用输出INI_INJ以向下降电压检测器228指示来自响应发生器230的“初始注入脉冲条件的结束的阈值”输出PRM_DET_INI_INJ的波形标志具有施加在下降电压检测器228中以检测“初始注入脉冲的结束”条件。

在一些实施方式中，当响应发生器230检测到输出电压V_OUT由于初始消隐/注入脉冲的持续时间不足和/或由于下降/上升负载电流的复杂轨迹而继续增加/减少时，在由ADD_BLN或ADD_INJ信号标识的时间段期间适当地附加消隐/注入脉冲。在这种情况下使用另一组标志PRM_DET_ADD_JNJ和PRM_DET_ADD_BLN来检测“附加脉冲的开始”条件。

基于转换速率(压摆率)的原始估计来确定注入响应的参数和阈值特征。所述转换速率是在响应发生器230的“下降电压估计”输入EST_FL处、从下降电压的检测器226的输出EST_FL获得的。

可提供额外的消隐脉冲位BLN_ext(BLN_n+1)以在受控电流阱232中切换。受控电流阱232的一个可能实施方案是串联连接在V_OUT轨与地之间的电阻器和功率开关，其中消隐脉冲位BLN_ext连接到电源开关的栅极，使得当存在消隐脉冲时，开关使得电阻器作为附加负载连接到V_OUT上，从而用作电流吸收器(电流阱)。

类似地，可以提供额外的注入脉冲位INJ_ext(INj_n+1)以切换受控电流源234。受控电流源1104的一个可能的实现是串联连接在V_IN和V_OUT轨之间的电阻器和功率开关，脉冲位INJ_ext连接到电源开关的栅极，使得当存在注入脉冲时，开关使得电流通过电阻器从V_IN直接流到V_OUT轨，从而用作电流源。

应当理解，除了或者代替所描述的脉冲消隐/注入方法，受控电流源和吸收器可以用作瞬变响应的形式。

将理解，上升电压检测器226和下降电压检测器228都是通用转换速率检测器的特定形式，差别在于检测器是操作用于检测正瞬变还是负瞬变。因此，将适当地基于是将转换速率检测器用作上升电压检测器226还是下降电压检测器228来描述一些示例性转换速率检测器。

更具体地，参考图3，提供通用转换速率检测器360的第一示例性实现，其用于将来自转换器的输出电压V_OUT处理作为输入，并且在其输出处提供转换速率的原始估计。

电压V_OUT可以最初由高通滤波器362滤波。高通滤波器降低了进一步处理块的动态范围，并且还提供对输出电压V_OUT中的DC和低频变化的抗扰性，所述变化例如可能由补偿器102的负载线消隐功能的操作而导致。

经滤波的输出被提供为多抽头延迟(multi-tap delay)线364的输入。经滤波的输出还连接到一系列m个差计算器366_1-m的第一输入(I₁)并连接到比较器367₀的第一输入。来自多抽头延迟线364的抽头对应地连接到差计算器366_1-m的第二输入(I₂)。

差计算器366_1-m的输出相应地连接到一系列比较器367_1-m的第一输入(I₁)。比较器367_0-m的第二输入(I₂)对应地连接到阈值产生器368_1-m的输出。

如前所述，每个所述(m+1)个阈值发生器368_0-m连接到同步源SYNC。

表示稳态纹波的阈值的波形标志WFM_STS_0-m被施加到阈值发生器368_0-m的“波形数据”输入。

比较器367_0-m中的每一个的单个比特输出一起布置在m+1比特字中，其被路由到压摆率检测器的输出RAW_EST。在上升瞬变检测器的情况下，该值是EST_RS，并且在下降瞬变检测器的情况下，该值是EST_FL。

现在将解释通用转换速率检测器的操作。应当理解，借助于高通滤波器362，输出电压V_OUT被AC耦合到输入多抽头延迟线364(即，DC分量已经被去除)。

将多抽头延迟线364的输入处的信号取为s(t)，并将来自最后一个抽头(最长延迟)的延迟取为△t₁，将第一(最短延迟)的延迟取为△t_m，多抽头延迟线的m个抽头提供延迟的输入信号：s(t-Δt₁)＝>s(t-Δt_m)。因此，在差计算器366 _{1_m}的输出处的信号表示多抽头延迟线364的输入处的信号和经受延迟的输入信号之间的差：d₁(t)＝s(t)-s(t-ΔT₁)＝>dm(t)＝s(t)-s(t-Δt_m)。多抽头延迟线364的输入与第一抽头之间或两个相邻抽头之间的延迟远小于功率转换器的开关频率(实际上为10-50次)。这提供了适合于实际情况的估计的分辨率。

在功率转换器的稳态操作中，即当负载106消耗恒定电流时，输出电压V_OUT轨上的纹波可以归因于由相电感器104_1-n、输出电容器108和负载106组成的线性LCR电路的准周期激励上。因此，AC耦合输出电压V_OUT和差计算器366_1-m的输出处的差d₁(t)至d_m(t)也是准周期信号，并且这些信号都同步于与n相脉冲宽度调制器103相同的同步源SYNC。

阈值发生器368_0-m也与SYNC信号同步，并输出表示阈值的波形，其随时间变化，并且跟随输出电压V_OUT波动的纹波(如当功率转换器处于稳定状态时所观察到的)。阈值产生器368_0-m输出表示阈值的周期性波形，其在时间上变化，并且其相应地跟随AC耦合输出电压V_OUT和当功率转换器处于稳定状态时观察到的差d₁(t)至d_m(t)。

当转换速率检测器是上升电压检测器226时，阈值产生器368_0-m产生阈值波形，所述的阈值波形相应地高于由比较器367₀测量的AC耦合输出电压V_OUT，以及上述差d₁(t)至d_m(t)(上阈值)。

相应地，下降电压检测器228中的阈值发生器368_0-m产生相应地低于AC耦合输出电压V_OUT和差d₁(t)至d_m(t)(下阈值)的阈值波形。因此，作为上升电压检测器操作的转换速率检测器提供操作包络的上边界，作为下降电压检测器操作的转换速率检测器提供操作包络的下边界。如果测量的差(标志)移动到该操作包络之外，则检测到瞬变。

应当理解，操作包络可以是预定义的或计算的。然而，基于测量确定操作包络，获得更好的结果。

每个比较器367_0-m的单个位输出被布置在m+1位输出字RAW_EST中。在表示转换速率的原始估计的该输出字RA W_EST中，最高有效位(MSB)是输入信号和具有最小延迟的信号之间的差与相应阈值比较的结果。在紧接最低有效位之前的位置中，存在输入信号和具有最大延迟的信号之间的差与相应阈值的比较结果。最低有效位(LSB)是来自块的“电压”输入的AC耦合信号与对应的阈值信号的比较结果。

在这种设置中，如果在输出电压V_OUT上没有回转(slewing，摆动)，则输出电压V_OUT的所有变化将在波动裕度内，并且因此输出字RAW_EST的所有位位置将被填充无效逻辑电平(逻辑0)。

相反，如果回转检测器是上升电压检测器226并且输出电压V_OUT以正电压回转(即，上升，升高)回转，则AC耦合电压和差值超过对应的阈值，并且上升电压检测器226的输出字RAW_EST(EST_RS)部分地由逻辑1填充。

如果输出电压V_OUT以负电压摆动(即，下降，降低)回转，并且回转速率检测器是下降电压检测器228，则AC耦合电压和差值下降到对应的阈值以下，并且下降电压检测器228的输出字RAW_EST(EST_FL)部分地填充有逻辑1。

如果输出电压V_OUT的转换速率相对较高，则在较小和较大的时间延迟处观察到电压的变化。如果输出电压V_OUT的转换速率相对较低，则仅在较大的时间延迟处观察到电压的变化。仅仅观察到非常慢的转换速率(但是仍然没有由补偿器102处理)作为电流电压的变化，但是没有观察到具有合理的延迟时间的电流和延迟电压之间的差。

这意味着输出电压V_OUT的高转换速率导致逻辑1填充更靠近MSB的输出字RA W_EST中的比特位置，输出电压V_OUT的低转换速率导致逻辑1在输出字RAW_EST中的填充比特位置更接近LSB。

在理想环境中，输出字RAW_EST中的从LSB到最高有效位位置的所有位位置将用逻辑1填充，即用1的串填充。在存在噪声的实际功率转换器环境中，可能存在散布在LSB与具有逻辑1的最高有效位位置之间的一些比特位置中的逻辑0。

响应发生器的后续处理解决了这种情况。

图4展示转换速率检测器的替代实施方案的框图。该转换速率检测器通常以与图3相同的方式工作，但是能够修改所产生的响应的不同间隔的检测阈值，从而提供脉冲之间的的脉冲持续时间和时间间隔的调整。因此，HPF 462，延迟线464，差计算器466_1-m，比较器467 _0-m和阈值发生器468_m-0在功能上等效于图3的HPF 362，延迟线364，差计算器366_1-m，比较器367_0-m和阈值发生器368_m-0的相应特征。

除了与图3共同的特征之外，图4的转换速率检测器包含m+1个多路复用器469_0-m。多路复用器469_0-m的输出连接到阈值发生器468_0-m的“波形数据”输入。表示稳态纹波的阈值的波形标志被施加到多路复用器468_0-m的第一数据输入。

对应于块的“初始脉冲条件结束的阈值”输入WFM_INI的波形标志从响应发生器230施加到多路复用器468_0-m的第二数据输入。对应于块的“附加脉冲条件”输入WFM_ADD的波形标志从响应发生器230施加到多路复用器的第三数据输入端。根据响应控制的块的“初始脉冲”输入RSP_INI和“附加脉冲间隔”输入RSP_ADD发生器230施加到多路复用器的控制输入。

当功率转换器处于稳态操作，即在输出电压V_OUT上没有检测到回转并且响应发生器230不产生响应时，表示稳态纹波的阈值的波形特征通过多路复用器门控到阈值发生器的“波形数据”输入，并且转换速率检测器460与第一转换速率检测器360相同地操作。

然而，当检测到输出电压V_OUT上的回转并且响应的参数由响应发生器230确定时，响应发生器230提供：波形标志——其表示在块的WFM_INI输入处的“初始脉冲的结束”的阈值，其在多路复用器469_0-m的第二数据输入处呈现；以及波形标志——其代表用于块的WFM_ADD输入的“附加脉冲开始”条件的阈值，并且作为到多路复用器469_0-m的第三数据输入。

当响应发生器230产生初始脉冲时，它将该块的“初始脉冲”输入RSP_INI设置为有效逻辑电平，从而以这样的方式控制多路复用器469_0-m，使得表示“初始脉冲“条件选通到阈值发生器的”波形数据“输入。因此，当响应产生器230产生初始脉冲时，阈值产生器468_0-m产生用于“初始脉冲结束”条件的阈值波形。

当响应发生器230处于产生附加恒定接通时间脉冲的阶段时，其将块的“附加脉冲间隔”输入RSP_ADD设置为有效逻辑电平，从而以这样的方式控制多路复用器，使得代表用于“附加脉冲的开始”条件的阈值的波形特征被门控到阈值发生器的“波形数据”输入。因此，当响应发生器230中正在进行附加脉冲间隔时，阈值发生器产生用于“附加脉冲的开始”条件的阈值波形。

转换速率检测器460的第二实施例提供用于为功率转换器的稳态操作和瞬变响应序列的不同间隔产生对应的阈值波形的能力。这种能力允许鲁棒地检测输出电压回转，对初始脉冲的持续时间准确地进行运行时间调整，以及修改后续恒定导通时间脉冲的连续组。

图5展示转换速率检测器的第三实施方案560的框图，其在其“电压”输入处处理输出电压V_OUT且在其输出处提供转换速率的原始估计。通过具有用于稳态纹波的阈值的运行时间调整的能力，转换速率检测器的该实现具有改进的瞬变检测性能。这允许随时间进行调节以例如考虑操作条件的变化，例如，温度或组件的老化。

HPF 562、延迟线564、计算器566_1-m、比较器567_0-m和阈值产生器568_m-0，多路复用器569_m-0的特征在功能上等同于图4的第二回转速率检测器460的相应特征。

此外，转换速率检测器提供m+1个阈值波形估计器(TWE)570_m-0。阈值波形估计器的输出WFM被连接作为多路复用器的第一数据输入，从而提供表示稳态纹波的阈值的波形标志的更新，从而代替图3和图4中采用的先前常数值。

第一阈值波形估计器570₀的“信号”输入INPo连接到高通滤波器562的输出。剩余阈值波形估计器570_1-m的“信号”输入INP_1-m连接到对应差分的输出计算器566_1-m。同步信号SYNC也被提供作为阈值波形估计器的输入。来自响应发生器的空闲信号IDL也作为输入提供给每个阈值波形估计器570_1-m。

在功率转换器的稳定状态期间，每个TWE处理在其“信号”输入INP_m-o处的信号。稳态操作由响应发生器230的“空闲”输出IDL指示。阈值波形估计器570_1-m在从同步脉冲取得的不同时间偏移处执行在其“信号”输入INP_m-o处的稳态纹波的边界的估计。

阈值波形估计器可以周期性地更新波形标志，波形标志表示在它们的“信号”输入INP_m-o处的稳态纹波的阈值，并且基于该估计来被计算。

这提供了表示稳态纹波的阈值的波形标志的运行时更新的能力。实际上，如上所述，由于离散组件(例如，相电感器104 ₁-n和输出电容器108)的老化和/或由于改变如温度的操作条件，输出电压V_OUT和差的稳态波纹可以在功率转换器操作时改变。

这种运行时间调整能力使转换速率检测器的阈值裕度保持低水平——相对于电力转换器的工作条件的运行时间变化，从而提供检测器的高灵敏度，同时确保检测器的错误触发的低概率以及转换速率的可靠原始估计。

检测器的高灵敏度又允许早期检测输出电压V_OUT摆动并且因此对负载电流的快速变化的早期触发响应，从而减轻由于快速变化引起的输出电压V_OUT上的下冲和过冲负载电流。

对转换速率的可靠估计允许对响应序列参数的接近最佳选择，其对输出电压V_OUT轨提供最小程度的过冲和下冲以及最小建立时间。

当响应发生器230产生响应序列时，其使其“空闲”输出IDL为无效逻辑电平，其指示功率转换器不再处于稳定状态。利用来自IDL的该指示，阈值波形估计器不处理在它们的“信号”输入INP处的信号，并且不更新它们的输出WFM处的波形标志。

现在将参考图6描述示例性阈值波形估计器570，图6中提供了多抽头延迟线571。提供SYNC作为到多抽头延迟线571的输入。来自多抽头延迟线的k个输出连接到最小-最大采样器574_{1_k}的“采样”输入。INP信号作为输入提供给最小-最大采样器。来自响应发生器230的IDL信号也被连接作为最小-最大采样器的输入。IDL信号也被提供作为更新脉冲发生器572的输入。更新脉冲发生器572的输出连接到各个最小-最大采样器574_{1_k}的“更新”输入UPD。来自最小-最大采样器574_{1_k}的输出连接到相应加法器573_{1_k}的第一输入。定义阈值余量的常数值±δ被提供给加法器的第二输入。各个加法器的输出作为标志WFM_{1_k}提供给块的输出WFM。

现在将说明波形估计器570的操作。来自n相PWM 103的同步源的同步脉冲被施加到多抽头延迟线571的输入。来自多抽头延迟线1301的k个输出的对应的延迟同步脉冲被呈现给最小-最大采样器的“采样”SMP输入。如果脉冲到达最小-最大采样器的SMP输入，并且存在来自IDL输入的有源逻辑，则最小-最大采样器将施加到其“信号”INP输入的信号的最大或最小估计锁存到内部保持缓冲器。如果在上升电压检测器226中采用阈值波形估计器，则最小-最大采样器锁存对输入信号的最大值的估计。相应地，如果在下降电压检测器228中使用阈值波形估计器，则最小-最大采样器锁存输入信号的最小值的估计。多抽头延迟线571的输入与第一抽头之间或两个相邻抽头之间的延迟确定估计的阈值波形的时间分辨率。应当理解，该时间分辨率应该与延迟线564的分辨率匹配。

如果在更新脉冲发生器572的IDL输入处存在有效逻辑电平，则其在其输出上提供周期性脉冲，其被施加到最小-最大采样器的“更新”UPD输入。当脉冲到达最小-最大采样器的UPD输入时，它使最小-最大采样锁定到其输出缓冲器的信号的最小或最大值的最近估计。它还重新开始最小或最大估计的过程。因此，这些脉冲的重复周期确定最小值或最小值最大采样器的INP输入处的最大值的估计时间间隔。

或者，如果IDL信号是无效逻辑电平，则最小-最大采样器不执行最小或最大估计，也不更新其输出。

最小-最大采样器574_1-k的输出连接到添加阈值裕度±δ的加法器573_1-k。波形标志被呈现在加法器的输出处。如果在上升电压检测器226中使用阈值波形估计器，则阈值裕度是非负值+δ。如果在下降电压检测器228中使用阈值波形估计器，则余量是非正值-δ。

现在将参考图7中所示的示例性最小-最大采样器574来解释最小-最大采样器574_1-k的操作。

上升电压检测器226中使用的最小-最大采样器和下降电压检测器228中使用的最小-最大采样器之间的差异在下面对最小-最大采样器的描述中指出。最小-最大采样器用于阈值波形估计器(图6)，并提供在其输入端的信号的最小或最大值的跟踪和锁存。

到达的INP信号被施加到第一样本保持缓冲器775的输入端和第一输入端。比较器776的第二输入端连接到第一样本保持缓冲器的输出端。比较器776的输出又连接到与门777的第一输入端。与门777的第二和第三输入端分别连接到IDL输入端和SMP输入端。与门的输出又连接到采样保持缓冲器775的“采样”输入。采样保持缓冲器775的输出连接到第二采样保持缓冲器778的输入。第二样本保持缓冲器被提供作为来自最小-最大采样器574的输出OUT。“更新”UPD输入连接到第二样本驻留缓冲器778的“样本”输入，并且作为对或门779的第一输入。或门的第二输入是通过反相器780提供的IDL信号的反相形式。或门的输出连接到第一采样保持缓冲器775的“复位”输入。

现在将参考到达的INP信号的值来说明最小-最大样本574的操作。将INP的值施加到第一采样保持缓冲器775的输入。将到达的INP值与在其输出处呈现的采样保持缓冲器中的锁存值进行比较。比较器的操作的性质将取决于最小-最大采样器是作为最大还是最大采样操作，即，它是用于上升电压检测器还是下降电压检测器。

如果最小-最大采样器574在上升电压检测器226中使用，则当INP信号的值大于锁存值时，比较器776输出有效逻辑电平。如果在下降电压检测器228的实施例中使用最小-最大采样器，则当INP信号的值小于第一采样和保持中的锁存值时，比较器776输出有效逻辑电平。

当比较器的输出具有有效逻辑电平并且IDL信号也有效并且有效采样脉冲到达时，采样脉冲通过AND门并且被施加到采样保持缓冲器775的“采样”输入端。

如果在上升电压检测器226中使用最小-最大采样器574，则仅在其电平高于已经被采样保持缓冲器775锁存的电平的情况下才提供输入信号的锁存。换句话说，最小-最大采样器574跟踪其输入INP处的最大值。

如果在下降电压检测器228中使用最小-最大采样器574，则仅在其电平低于已经被采样保持缓冲器775锁存的电平的情况下才提供输入信号的锁存。换句话说，最小-最大采样器跟踪其“信号”输入INP处的最小值。如果有效脉冲到达最小-最大采样器的“更新”输入UPD，则第一采样保持缓冲器的内容被锁存到第二采样保持缓冲器778中，从而以受控方式提供输出OUT。同时，第一个采样保持缓冲器被复位。

当IDL信号无效时，最小-最大样本被有效地禁用，并且采样保持缓冲器的内容被重置为用于最大或最小估计的下一个时间间隔的初始值。

应当理解，当用于上升电压检测器226中时，初始值是采样保持缓冲器的动态范围的下限，并且在用于下降电压检测器228的情况下，是对应于采样保持缓冲器的动态范围的上限。

现在将参照图8解释响应发生器230的操作。响应发生器基于来自上升电压检测器226和下降电压检测器228的转换速率EST_RS和EST_FL的一系列原始估计的联合处理来检测输出电压V_OUT上的瞬变的开始。

如果检测到瞬变，则选择瞬变缓解响应的初始参数，并且由响应产生器230产生由这些参数定义的响应。当产生瞬变减缓响应时，消隐或注入的定时参数可以基于转换速率的原始估计的结果来调整脉冲的时序参数，例如脉冲的持续时间和脉冲之间的时间间隔。响应发生器230还可以为瞬变减轻响应的不同间隔(如图4和5中所采用的)提供上升电压检测器226和下降电压检测器228的阈值。

来自下降瞬变检测器的下降转换速率EST_FL的原始估计被提供给第一序列参数选择器883。第一序列参数选择器是消隐序列参数选择器。如果检测到有效的下降斜率(即上升瞬变)，则来自消隐序列参数选择器的“检测器有效”输出VAL_FL被设置为有效。该输出VAL_FL被提供给消隐序列发生器。输出VAL_FL也提供给注入序列生成器。

来自上升瞬变检测器的上升回转速率EST_RS的原始估计被提供给第二序列参数选择器882。第二序列参数选择器是注入序列参数选择器。如果检测到有效的上升瞬变速率(即上升瞬变)，则来自消隐序列参数选择器的“检测器有效”输出VAL_RS被设置为有效。该输出VAL_RS被提供给消隐序列发生器，其又产生先前描述的BLN信号。输出VAL_RS也提供给注入序列生成器。

消隐序列参数883的选择器和注入序列参数882的选择器适当地具有类似的结构，并且现在将参考如图9所示的序列参数选择器的第一实施方式来解释。

序列参数检测器基于对来自上升电压检测器226和下降电压检测器228的转换速率的一系列原始估计的联合处理，检测输出电压V_OUT上的瞬变。如果检测到瞬变，则序列参数的选择器提供在其输出瞬变缓解响应的初始参数和对于上升电压检测器226和下降电压检测器228(如图4，5中所采用的)的阈值，用于瞬变缓解相应的不同间隔。

序列参数检测器接收m+1位二进制字作为输入，m+1位二进制字表示转换速率的原始估计。该输入被用作多抽头延迟线992的输入和第一零比较器993₀的输入。来自延迟线992的输出连接到另外的零比较器993_1-k的输入。来自零比较器的输出被提供为与门994的输入。与门1602的输出连接到该块的“检测器有效”输出VAL_(RS/FL)。

RAW_EST值还被提供给指数单元995，指数单元995的输出连接到数据库1603的“索引”输入。数据库1603的“启用”输入连接到块的输入IDL。

在操作中，输入字(RAW_EST)以及来自多抽头延迟线的q个输出的延迟字各自与零比较器比较，为非零。如果在零比较器的输入端存在非零字，则它输出有效逻辑电平。

来自零比较器的所有输出由与门组合，该与门在块的“检测器有效”输出VAL_(RS/FL适当)处设置有效逻辑电平，如果块的“检测器”输入EST_RS和所有的延迟字是非零的。指数单元输出具有有效逻辑电平为1的最高有效位的位置。该位置用作数据库996的“索引”输入。如果IDL信号具有有效逻辑电平，则对应于在“索引”输入处的值从数据库获取并出现在数据库的输出处。如果IDL具有无效逻辑电平，则来自数据库的输出不变。当选择器用于消隐序列参数时，来自数据库的输出是：PRM_DET_INI_BLN，PRM_DET_ADD_BLN，MSK_BLN，PRM_RSP_BLN。当选择器用于注入序列参数时，输出为PRM_DET_INI JNJ，PRM_DET_ADD_INJ，MSK_INJ,PRM_RSP_INJ。

参数响应选择器882,883的功能是基于转换速率的原始估计来确定是否需要瞬变响应。参数响应选择器还确定响应的程度。然后采用序列发生器884,885来确定响应的序列。第一序列发生器884用于消隐脉冲，第二序列发生器885用于注入脉冲。

如果消隐序列发生器884没有产生响应序列，则“忙”输出BSY_BLN被设置为无效逻辑电平。类似地，如果注入序列生成器885没有生成响应序列，则“忙”输出BSY_INJ被设置为无效逻辑电平。

利用由反相器886，反相器887和与门888实现的逻辑功能，确定如前所述的“空闲”输出IDL信号。因此，当两个序列发生器都不产生响应时，IDL信号是有效的，并且当任一序列发生器产生响应时，IDL信号为低。

当响应正在进行时，相应选择器882,883的“相位掩模”值MSK_BLN或MSK_JNJ控制各个组的与门889_1-n+1,890_1-n+1。

每个序列选择器的输出PRM_RSP_INJ/BLN控制由后续相应序列生成器884,885生成的响应的定时参数。更具体地，当响应正在进行时，其提供其脉冲间隔的持续时间。

如果没有响应正在进行并且“检测器有效”输出VAL_RS/FL变为有效，则相应的序列发生器884,885从无效逻辑电平切换到有效逻辑电平，则序列发生器开始以从“响应参数”输出PRM_RSP_BLN/INJ提供给序列发生器的参数来产生响应序列。

当响应正在进行时，序列发生器将其“忙”输出BSY_BLN/INJ设置为有效逻辑电平。

由于忙输出有效，IDL变为无效，这防止：“响应参数”输出PRM_RSP_BLN/INJ，“相位掩码”输出MSK_BLN/INJ“初始脉冲条件结束的阈值”输出PRM_DET_INI_BLN/INJ和“附加脉冲条件开始的阈值”输出序列参数选择器882,883的PRM DET ADD BLN/INJ从响应期间改变。

两个序列发生器是互锁的，使得当来自一个的“忙”输出BSY_BLN/INJ存在于一个序列发生器上时，相应的使能输入ENA_NJ/BLN在另一个序列发生器处保持为低。这防止一个序列生成器在由另一序列生成器生成的响应的同时生成响应。

当序列发生器产生初始消隐/注入脉冲时，它将其在转换速率检测器中采用的其“初始脉冲”输出INI_BLN/INJ设置为输入RSP_INI。当VAL_RS/FL输出改变时，即转换速率检测器检测到输出电压V_OUT充分响应时，序列发生器调整初始脉冲的持续时间。

当序列发生器884,885产生附加脉冲间隔时，它设置其“附加脉冲间隔”输出ADD_BLN/INJ，从而对相应的瞬变电压检测器中的多路复用器提供控制。

来自块的“用于开始附加脉冲条件的阈值”输出PRM_DET_ADD_BLN/INJ的波形标志作为输入WFM_ADD通过图5中的多路复用器570_0-m施加到阈值发生器。

当“检测器有效”输出VAL_RS/FL处的逻辑电平变为有效时，每个序列发生器产生附加脉冲(消隐/注入)。当序列参数的选择器检测到输出电压V_OUT由于初始消隐/注入脉冲的持续时间不足和/或由于变化的负载电流的复杂轨迹而继续增加/下降时，发生这种情况。

当消隐或注入响应正在进行时，来自序列发生器884,885的“脉冲”输出PUL_BLN/INJ的初始和附加脉冲以及来自序列选择器884,885的“相位掩模”输出MSK_BLN/INJ的掩码参数被施加到相应组的与门889_1-n+1或890_1-n+1的输入，从而提供对功率转换器相位的选择性控制。

图10是示出序列参数的选择器的可能的第二示例1091的框图。与序列参数的选择器的第一实施方式(图9)相比，其具有改进的瞬变检测特性。

与先前实施例的不同之处在于，m+1位输出字，其表示在块的“检测器”输入端EST_RS处的来自瞬变电压检测器226,228的转换速率EST_RS/FL的原始估计，来自多抽头延迟线1092的g个输出的字各自相应地应用于指数单元1095_0-g的输入和群体单元1097_0-g的输入。指数单元的输出由系数乘法器1099_0-g进行缩放。群体单元1097_0-g的系数乘法器和输出的输出分别连接到比较器1094_0-g的第一和第二输入。比较器的输出被连接作为与门1096的q+1个输入。

对于输入字以及来自多抽头延迟线1092的q个输出的每个延迟字的这种实现，计算两个度量：具有有效逻辑电平的最高有效位的位置由指数单元1095_0-q计算，其被解释为对应字的转换速率估计；以及具有有效逻辑电平的位位置的数量由总体单元1097_0-q计算，其被解释为相应转换速率估计的置信度的测量。

在所有情况下，指数单元的输出处的值大于或等于相应的总体单元的输出处的值。这两个值之间的差随着估计的置信度增加而减小。用系数乘法器1098通过范围{0-1}中的系数来缩放指数单元的输出处的值。来自系数乘法器的输出的缩放值通过比较器1099_0-q与相应的群体单元的输出处的值进行比较。

如果来自系数乘法器的输出的值低于来自总体单元的输出的值，则相应的比较器的输出被设置为有效逻辑电平。来自比较器的所有输出由与门组合。

在系数乘法器中的系数的较高值的情况下，如果用有效逻辑电平填充更多的比特位置，则将比较器设置为有效逻辑电平，因此转换速率的原始估计中的结果更可靠。在系数乘法器中的系数的较低值的情况下，如果用有效逻辑电平填充较少的比特位置，则将比较器设置为有效逻辑电平，因此转换速率的原始估计中的结果较不可靠。

现在将参考图11中所示的通用序列生成器来描述消隐序列生成器和注入序列生成器。序列发生器产生具有用于脉冲持续时间和从消隐/注入序列参数提供的脉冲之间的间隔的定时参数的瞬变缓解响应。序列产生器还执行瞬变缓解响应的定时参数的运行时调整。

该块的“主检测器有效”输入M_VAL(图8中的VAL_RS/VAL_FL)连接到第一正沿检测器1101的输入。正沿检测器1101的输出连接到第一与门1102。第一与门1102的第一输入连接到块的“启用”输入ENA_(图8中的ENA_BLN/ENA_INJ)。第一与门1102的输出连接到第一定时器1104的“开始”输入。第一定时器1104的输出连接到第二与门1103的第一输入。第二与门的第二输入1103连接到块的“辅助检测器有效”输入S_VAL(用于序列发生器884的VAL_FL和用于图8中的序列发生器885的VAL_RS)。第二与门1103的输出连接到第一定时器1104的“停止”输入。第一定时器的“时间间隔”输入连接到“初始脉冲持续时间”信号T_INI，它是块的“响应参数”输入PRM_RSP_(BLN/INJ)的一部分。第一定时器的输出还连接到第一或门1123的第二输入，第二或门1115的第一输入，块的“初始脉冲”输出INIJBLN/INJ)和第一负沿检测器1105。负沿检测器1105的输出连接到第二定时器1106的“开始”输入。第二定时器1106的“时间间隔”输入连接到“初始保护间隔持续时间“信号T_GRD，其是提供给块的”响应参数”输入PRM_RSP_(BLN/INJ)的一部分。第二定时器1106的输出连接到第二或门1115的第二输入端和第二负沿检测器1109的输入端。第二负沿检测器1109的输出连接到第二或门1115的“开始”输入端。第三定时器1110的“时间间隔”输入连接到也是该块的“响应参数”输入PRM_RSP_(BLN/INJ)的一部分的“附加脉冲间隔持续时间”信号T_ADD。第三定时器的输出连接到第二或门1721的第三输入，第三与门1117的第三输入，块的“附加脉冲间隔”输出ADD_(BLN/INJ)和第三负沿检测器1112。负沿检测器11112的输出连接到第三或门1113的第一输入。第三或门1113的输出连接到第四定时器的“开始”输入。第四定时器1114的“时间间隔”输入连接到“稳定间隔持续时间”信号T_STB，该信号也被提供作为该块的“响应参数”输入PRM_RSP_(BLN/INJ)的一部分。第四定时器的输出连接到第二或门1115的第四输入和第四与门111的第二输入。第四与门的输出连接到第三或门的第二输入第二或门1123的输出通过第一反相器1108连接到与门1102的第三输入。另外，第二或门1115的输出从所述块提供“忙”输出BSY_(BLN/INJ)块。

块的“主检测器有效”输入M_VAL和“补充检测器有效”输入VAL_FL分别连接到第四或门1107的第一和第二输入。第四或门的输出连接到第四与门1111的第一输入。

块的“主检测器有效”输入也连接到第三与门1117的第二输入。第三与门的输出通过第二正沿检测器1119传递到第五定时器的“开始”输入1120。

第五定时器的“时间间隔”输入连接到“附加脉冲持续时间”信号T_ADD PUL，其也是“响应参数”输入PRM_RSP_INJ的一部分。第五定时器的输出连接到第五或门1118的第二输入，第一或门1115的第一输入和第四负沿检测器1121的输入。

第一或门的输出提供“脉冲”输出PUL_(BLN/INJ)。第四负沿检测器1121的输出连接到第六定时器1122的“开始”输入。第六定时器1122的“时间间隔”输入连接到“附加保护间隔持续时间”信号T_ADD_GRD，也是块的“响应参数”输入PRM_RSP_(BLN/INJ)的一部分。第六定时器1122的输出连接到第五或门1118的第二输入。第五或门的输出通过第二反相器1116，并连接到第三AND门1117的第一输入。

在“主检测器有效”输入M_VAL处从无效逻辑电平到有效逻辑电平的转变，如果有效逻辑电平被施加到“使能”输入端，第一正沿检测器1101产生传播通过第一与门1102的信号ENA和第一与门1102的第三输入端。该传播信号被施加到第一定时器1104的“开始”输入端，并使第一定时器1104产生具有有效逻辑电平的初始脉冲，并且具有由“初始脉冲持续时间”信号T_JNI。

如果在第一定时器1104的输出处存在有效逻辑电平，则来自“辅助检测器有效”输入S_VAL的信号通过第二与门1103传播到第一定时器1104的“停止”输入。在“停止“输入使第一定时器1104停止产生初始脉冲并使其输出为无效(也称为非激活,inactive)逻辑电平。

换句话说，如果块在其“使能”输入M_VAL处被使能有效逻辑电平，并且其不产生响应序列，则在块的“主检测器有效”输入处的有效逻辑电平开始产生具有由“初始脉冲持续时间”信号T_INT定义的最大持续时间的初始脉冲。当产生初始脉冲时，其可以由块的“辅助检测器有效”输入S_VAL处的有效逻辑电平中断。

在第一定时器1104的输出处的有效逻辑电平在第一或门1123的第二输入处的块的“初始脉冲”输出INI_(BLN/INJ)处设置有效逻辑电平，并且因此在“脉冲”输出PUL_(BLN/INJ)，以及在第二或门1115的第一输入处设置有效逻辑电平，并且作为结果在该块的“忙”输出BSY_(BLN/INJ)设置有效逻辑电平。初始脉冲作为对检测到的输出电压V _OUT上的瞬变的开始的即时响应而产生。初始脉冲的最大持续时间由“初始脉冲持续时间”信号T_JNI确定。当产生初始脉冲时，它可以由块的“辅助检测器有效”输入S_VAL处的有效逻辑电平中断。

在初始脉冲结束时，即在第一定时器1104的输出从有效逻辑电平转换到无效逻辑电平时，第一负沿检测器1105产生施加到第二定时器1106的“开始”输入的信号并且使得第二定时器1106在其输出处生成具有有效逻辑电平的初始保护间隔，并且具有由“初始保护间隔持续时间”信号T GRD定义的持续时间，该持续时间连接到第二定时器1106的“时间间隔”输入第二定时器1106。因此，初始保护间隔在初始脉冲之后开始。在该块的脉冲输出处在该间隔中不产生脉冲，并且不提供对块输入的反应。该间隔对于在切换到响应的附加脉冲间隔之前等待由初始脉冲引起的输出电压V_OUT处的瞬变过程是必要的。

第二定时器1106的输出处的有效逻辑电平在第二或门1115的第二输入处设置有效逻辑电平，并且因此在该块的“忙”输出BSY_BLN处设置有效逻辑电平。

在初始保护间隔结束时，即在第二定时器1106的输出处于从有效逻辑电平到无效逻辑电平的转变时，第二负沿检测器1109产生施加到第三定时器1106的“开始”输入的信号。并使得第三定时器1110在其输出处生成具有有效逻辑电平的附加脉冲间隔，并且具有由连接到第三定时器的“时间间隔”输入的“附加脉冲间隔持续时间”信号T_ADD定义的持续时间因此，附加脉冲间隔在初始保护间隔之后开始。在该间隔期间，产生补偿由初始脉冲提供的暂时缓解效应的缺乏的附加脉冲。

在第三定时器1110的输出处的有效逻辑电平,在块的“附加脉冲间隔”输出ADD_BLN处和第二或门1115的第三输入处设置有效逻辑电平，并且作为结果在块的“忙”输出BSY_BLN处设置有效逻辑电平。

当另外的脉冲间隔正在进行时，在第三定时器1110的输出处存在有效逻辑电平，并且因此在第三与门1117的第三输入处存在有效逻辑电平。如果在第三AND门1117的第一输入处具有有效逻辑电平，则来自“主检测器有效”输入M_VAL的信号通过第三AND门1117传播到第二正沿检测器1119的输入。当第三AND门1173的输出将其逻辑电平从无效变为有效，第二正沿检测器1119产生施加到第五定时器1120的“开始”输入端的信号，并使第五定时器1120在其输出端产生具有有效逻辑电平的附加脉冲，其持续时间由连接到第五定时器1120的“时间间隔”输入的“附加脉冲持续时间”信号T_ADD_PUL限定。作为对块的“主检测器有效”输入M_VAL处的有效逻辑电平的响应，产生附加脉冲。它们旨在补偿对初始脉冲产生的瞬变缓解效应的缺乏。

在第五定时器1120的输出处的有效逻辑电平，在第一或门1123的第二输入处设置有效逻辑电平，并且因此在该块的“脉冲”输出处设置有效逻辑电平。

在附加脉冲结束时，即在第五定时器1120的输出从有效逻辑电平转换到无效逻辑电平时，第四负沿检测器1121产生施加到第六定时器的“开始”输入的信号，并使第六定时器1122在其输出处生成具有有效逻辑电平的附加保护间隔，并且附加保护间隔的持续时间由第六定时器1122的“时间间隔”输入处的“附加保护间隔持续时间”信号T_ADD_GRD限定。因此，初始保护间隔在初始脉冲之后开始。在该间隔中在块的“脉冲”输出处不产生脉冲，并且不提供对块输入的反应。该间隔是在可以产生下一个附加脉冲之前等待由附加脉冲引起的输出电压V_OUT的瞬变过程。

当既不产生附加脉冲也不进行附加保护间隔时，通过第五或门1118和第二反相器1116在第三与门1117的第一输入端设置有效逻辑电平。当产生附加脉冲或附加保护间隔正在进行两者任一发生时，在第三与门1117的第一输入端设置无效逻辑电平，防止对块的“主检测器有效”输入M_VAL处的电平变化做出反应。换句话说，在附加脉冲间隔期间，第五定时器1120和第六定时器1122的所述布置响应于块的“主检测器有效”输入M_VAL处的有效逻辑电平而提供附加脉冲，所述附加脉冲之后是附加保护间隔。

在附加脉冲间隔结束时，即在第三定时器1110的输出从有效逻辑电平到无效逻辑电平转变时，第三负沿检测器1112产生通过第三或门1113的信号，并且施加到第四定时器1114的“开始”输入。这使得第四定时器1114在其输出处以及由“稳定间隔持续时间”信号T_STB定义的持续时间产生具有有效逻辑电平的稳定间隔。因此，稳定间隔在附加脉冲间隔之后开始。在该块的“脉冲”输出PUL BLN/INJ处，在该间隔中不产生脉冲。

当在第四定时器1114的输出处存在有效逻辑电平时，来自块的“主检测器有效”输入M_VAL和“补充检测器有效”输入S_VAL的信号通过第四或门1107，通过第四与门1111并且通过第三或门1113，到达第四定时器1114的“开始”输入。在第四定时器1114的“开始”输入处的有效逻辑电平重新启动第四定时器1114。换句话说，如果稳定间隔正在进行，块的“主检测器有效”输入M_VAL处或块的“辅助检测器有效”S_VAL处的有效逻辑电平重新启动第四定时器1114，并将稳定间隔延长稳定间隔持续时间。这使得稳定间隔从两个检测器有效输入变为无效的时刻开始完成设定的持续时间。该间隔是等待由负载电流的变化和所产生的响应脉冲引起的输出电压V_OUT的瞬变过程。该间隔持续直到输出电压V_OUT稳定，即，没有任何转换速率检测器触发。

第四定时器1114的输出处的有效逻辑电平在第二或门1115的第四输入处设置有效逻辑电平，并且因此在该块的“忙”输出BSY_(BLN/INJ)处设置有效逻辑电平。

当响应正在进行时，或者换句话说，当初始脉冲，初始保护间隔，附加脉冲间隔或稳定间隔中的任何一个正在进行时，块的第二或门1115的输出和“忙”输出BSY_(BLN/INJ)被设置为有效逻辑电平,。第二或门1115的输出被第一反相器1108反相并被施加到第一与门1102的第三输入，从而防止当电流响应序列或V_OUT建立过程进行时，初始脉冲和响应序列重新启动进展。

当产生初始脉冲或产生附加脉冲时，块的输出PUL_(BLN/INJ)被设置为有效逻辑电平。

作为对所述序列发生器(当其连接作为注入序列发生器时)响应于增加的负载电流的所述行为的说明，图12给出了负载电流和输出电压V_OUT以及序列发生器的输入和输出处的采样信号的波形。

图13A是示出可以在序列发生器1100中使用的示例性正沿检测器的框图。将正沿检测器的输入施加到延迟元件1330和与门1332的输入。延迟元件由反相器1334反相并提供给与门1332的另一输入端。应当理解，到达正沿检测器的输入端的逻辑高脉冲产生正沿脉冲，该边沿脉冲通常与脉冲的到达一致(允许通过与门1332的传播延迟)。还将理解，正沿脉冲持续时间等于由延迟元件1330提供的延迟。

图13B是示出可以在序列发生器1100中使用的示例性负沿检测器的框图。负沿检测器的输入被施加到延迟元件1340和反相器1344的输入。来自延迟元件和反相器被提供给与门1342。应当理解，在负沿检测器的输入处从高到低的转变产生负沿脉冲，其通常与脉冲的结束重合(允许通过与门1342的传播延迟)。还将理解，负沿脉冲持续时间等于由延迟元件1340提供的延迟。

示例性脉冲组合器236在图14中示出。它将来自n相脉冲宽度调制器103的输出的各个PWM脉冲与来自响应发生器230的各个消隐或注入脉冲进行组合，并将切换输出SW提供给相应的驱动器111。

更具体地，PWM信号被施加到第一与门1482的一个输入和第一或门1483的输入。来自响应发生器230的输出INJ的注入脉冲被施加到与门1482的第二输入和或门1903的第二输入。因此，仅当INJ值和PWM值均为高时，与门1482的输出为高，而如果INJ值或PWM值为高，或门的输出为高。

与门1482的输出连接到计数器1486的“向上计数”输入。计数器由时钟发生器1484提供的时钟信号CL计时。因此，每当INJ脉冲以PWM脉冲到达时，计数器增量。这是为了确保当去除PWM脉冲时，组合器将知道由于计数器保持INJ脉冲存在的持续时间而需要额外的脉冲持续时间。应当理解，可用于记录INJ脉冲在计数器中的持续时间的分辨率取决于计数器的范围和时钟速度。

或门1483的输出由第一反相器1485反相，第一反相器1485又作为输入连接到第二与门1487。该第二与门1487的输出连接到计数器1486的“递减计数”输入端。计数器1486的输出又连接到零比较器1488。当计数器输出不等于零时，零比较器具有逻辑高输出。零比较器的输出作为输入连接到与门1487。零比较器1488的输出也作为输入连接到第二或门1489。

该第二或门1489的另一个输入端连接到第一或门1483的输出端，因此当存在INJ信号时，来自另一个或门1489的输出为高。

第二OR门1489的输出作为输入连接到第三与门1490。第二反相器1481提供反相形式的“消隐脉冲”输入BLN作为第三与门的输入。该与门1910的输出作为开关信号SW提供给图2的驱动器111。因此，只有当BLN信号为低时，开关脉冲才通过组合器到达驱动器。当BLN信号为高时，到达与门的反相形式防止任何PWM切换脉冲通过组合器。

现在将参考图15的示例性时序图解释组合器的操作。在第一种情况下，A，消隐脉冲到达并且如可以看到的那样阻塞出现在输出SW上的PWM脉冲。在第二种情况B中，可以看出，如果消隐脉冲开始或结束，则PWM脉冲可以被部分地阻断，其中PWM脉冲已经开始。

在第三种情况下，C，当PWM信号为低时，注入脉冲到达，并且INJ信号(脉冲)直接传递到输出，通过第一和第二或门将脉冲注入SW信号。

计数器1486的操作的目的和性质在第四种情况D中变得明显，其中INJ脉冲在PWM脉冲期间到达。这使得第一与门的输出变高，这又导致计数器与时钟信号一起计数。一旦INJ脉冲结束，第一个与门的输出变为低电平，时钟停止向上计数。然而，当当前PWM脉冲由于来自第一或门的反相输出控制递减计数而结束时，计数器仅开始递减计数。因此，在PWM脉冲已停止之后，来自计数器的输出继续提供输出，该输出通过第二或门和第三与门传播以出现在输出SW上。这将继续，直到计数器上的向下计数完成。其结果是，在输出SW处以加宽的形式提供PWM脉冲，其中加宽的程度由INJ脉冲的持续时间确定。

最后的例子E和F示出了在PWM脉冲开始之前或紧接在PWM结束之前到达的INJ脉冲的效果，在这两种情况下，PWM脉冲的持续时间被有效地加宽了INJ脉冲。

应当理解，由于INJ脉冲的存在或者由于BLN脉冲的存在(通过不提供开关信号)而有效地从输出电容器沉降而提供给输出电容器108的电荷量仅取决于持续时间的注入或消隐脉冲。该行为几乎与PWM和注入/消隐脉冲的相对延迟和/或重叠无关。结果，这提供了功率转换器对所产生的瞬变减轻响应的可预测行为。

应当理解，控制器的各种部件可以以模拟或数字形式或两者的组合来构造。同样可以理解，DC-DC转换器是调节器型控制系统，其中目的是尝试并保持输出恒定。

虽然已经关于本申请的特定实施例描述了本申请，但是许多其他变化和修改以及其他使用对于本领域技术人员将变得显而易见。因此，优选地，本申请不受本文的具体公开内容限制，而是仅由所附权利要求书限制。