在同步降压转换器处提供死区时间调节的电路和方法与流程

j·t·多伊尔、f·马默帝、c·张、z·傅、s·沙赫鲁尼亚

相关申请的交叉引用

本专利申请要求于2014年10月23日提交的美国临时专利申请号62/067,906的优先权和权益，其通过援引全部纳入于此。

本申请涉及电压转换器，尤其涉及同步降压转换器的反馈控制。

附图简要说明

图1是解说用于提供恒定或几乎恒定的输出电压的示例反馈环路的架构图。

图2是根据一些实施例的可被用在本文的示例架构中的任一者中的示例性同步降压转换器的图解。

图3示出了供在一些实施例中使用的示例死区时间生成器。

图4是根据一个实施例的图3的第一和第二控制信号的下降沿的图解。

图5是根据一个实施例的用于将死区时间设为期望值的示例系统的图解。

图6是根据一个实施例的一种选择和应用死区时间的示例方法的流程图的图解。

图7示出了根据一个实施例的提供对死区时间的控制的另一示例系统。

图8示出了可用在各种实施例(诸如图7的实施例)中的数字脉宽调制器(dpwm)的一个示例电路实现。

详细描述

本文公开了用于在电压调节器中高效使用功率的电路和方法的实施例。在一个实施例中，同步降压转换器被包括在反馈环路中，其中同步降压转换器的输出电压被反馈到脉宽调制器(pwm)控制器。pwm控制器使用电压输出反馈来调节影响同步降压转换器操作的pwm信号的占空比。反馈环路通过调节pwm信号来保持电压输出几乎恒定。

同步降压转换器在其开关处接收两个控制信号，其中该两个控制信号具有定义开关的死区时间的相位差。另一反馈环路选择相位差的期望值以使得同步降压转换器中的死区时间被优化。

图1是解说用于提供恒定或几乎恒定的v输出的示例反馈环路的架构图。pwm控制器102接收参考电压(vref)以及提供v输出的值的反馈信号，并且响应于vref与v输出之差而输出pwm信号。pwm控制器102通过调节pwm信号的占空比来调制该pwm信号。一般而言，pwm信号的较大占空比增大同步降压转换器110的输出处的电压，而pwm信号的较小占空比减小同步降压转换器110的输出处的电压。以此方式，pwm控制器102持续地调节pwm信号的占空比以保持v输出几乎恒定。

相位生成器104从pwm控制器102接收pwm信号并且通过调节其相位或产生具有不同相位的多个不同信号来处理pwm信号。例如，相位生成器104可产生用于耦合的反相器的不同信号，或者可产生用于多相降压转换器的不同信号。然而，为了易于解说，本文将不进一步讨论相位生成器104的操作，并且此示例假定死区时间生成器106接收pwm信号或者非常类似于pwm信号的信号。

死区时间生成器106接收pwm信号并且输出两个控制信号。如以下更详细地解释的，同步降压转换器110包括两个开关111，并且这些开关中的每个开关与由死区时间生成器105产生的相应控制信号相对应。同样，如以下更详细地解释的，第一控制信号与第二控制信号之间的相位差影响开关111的操作定时，由此定义了同步降压转换器110中的死区时间。本文所描述的各种实施例将第一控制信号与第二控制信号之间的相位差调节到期望值以节省同步降压转换器110处的能量。以下还参照图3和5更详细地描述了死区时间生成器106的操作和期望死区时间的选择。

这两个控制信号从死区时间生成器106输出并且由开关驱动器108接收。开关驱动器108包括缓冲器驱动器，其增大控制信号中的每一者的功率以便提供足以导通和关断降压转换器110内的开关111的功率。

降压转换器110接收v输入，在一些实施例中v输入是来自半导体管芯上的电源轨的功率信号。在其他实施例中，v输入可包括来自电池或其他电压源的功率。开关111根据来自开关驱动器108的控制信号来断开和闭合。开关111、电感器112、以及电容器113的操作在v输出处提供稳定的输出电压。同步降压转换器110可包括现在已知或以后开发的任何同步降压转换器，并且在一些实施例中可包括根据收到控制信号的占空比来降低来自v输入的电压的常规同步降压转换器110。如果v输出降低或升高，则电压变化被pwm控制器102看见，该pwm控制器102调节pwm信号的占空比以将v输出处的电压返回到期望电平。类似地，图1的系统100内的i²r功率损耗影响反馈环路的操作。具体而言，系统组件中的i²r损耗使pwm控制器102将pwm信号的占空比增大到足以计及那些损耗。

图1未示出用于优化死区时间生成器106处的死区时间的控制环路。然而，图1示出了其中死区时间反馈环路可被添加的针对电压控制器的反馈环路。以下进一步描述的图5示出了添加到图1的反馈环路的第二控制环路以使得降压转换器110处的死区时间被设为期望值。

图2是可被用作图1的实施例中的降压转换器110的示例性同步降压转换器的图解。在图2中，v输入被示为vdd，并且在v输出与地之间示出了负载114。在片上系统(soc)实施例中，负载114可包括例如处理核、调制解调器等等。然而，各实施例的范围不限于soc。

图2解说了两个开关s0和s1，这些开关从图1的死区时间生成器106接收第一和第二控制信号。同步降压转换器(诸如降压转换器110)可能经历被称为“击穿”的现象，该现象包括其中s0和s1两者均传导电流达一时间量、由此允许vdd直接耦合到地的短路状况。击穿一般是不期望的，因为它是功率损耗，并且常规同步降压转换器算法寻求减少或消除击穿。另一方面，如果s0和s1两者同时关断，则电感器112可将电流从地拉引通过s1的主体(体二极管功率损耗)，这也是功率损耗。

图3示出了供在一些实施例中使用的示例死区时间生成器(dtg)106。死区时间生成器106接收pwm信号作为输入，并且输出以在s0和s1的切换中提供死区时间(其间s0和s1两者均关断的时间)的方式相移的两个控制信号。该死区时间足够长以使得不存在其中s0和s1两者同时导通的时间段，但是足够短以使得最小化或消除体二极管功率损耗。

在死区时间生成器106的左手边解说了在一些实施例中将被死区时间生成器106接收的示例pwm信号。在死区时间生成器106的右手边解说了由死区时间生成器106输出的两个控制信号。控制信号中的第一控制信号由虚线表示，而第二控制信号由实线表示。在图2的示例中，第一控制信号(以虚线)被馈送到pmos开关s0的栅极，而第二控制信号(以实线)被馈送到nmos开关s1的栅极。当这两个控制信号均为高时，开关s0关断而开关s1导通；当这两个控制信号均为低时，开关s0导通而开关s1关断。

图3中值得注意的是pwm信号是具有由分数d表示的占空比的方波。从死区时间生成器106输出的第一和第二控制信号是pwm信号的经稍微修改的版本并且具有相同或相似的占空比。死区时间生成器106的控制输入(cntrl)允许死区时间的值程序化设置，如以下更详细地描述的。

图4是根据一些实施例的图3的第一和第二控制信号的下降沿的图解。实线信号和虚线信号两者的幅度通常是相同的，但是在图4中被示为彼此偏移以将虚线信号与实线信号区分开。图4是被标记以示出相位差401(也被称为“死区时间”)的图3的第一和第二控制信号的放大摘录。死区时间401可以时间的形式来表达，以使得在一些实施例中死区时间的范围可以在50与500ps之间，尽管实施例的范围不限于死区时间的任何特定值。如果死区时间401较小，则同步降压转换器110可能经历击穿。另一方面，如果死区时间401较大，则同步降压转换器110可能经历体二极管功率损耗。然而，在此实施例中存在使同步降压转换器110的功率损耗最小化的死区时间401的值。

在图1的反馈系统100中，由于反馈环路将v输出保持为几乎恒定的电平，系统内的功率损耗通过pwm信号的占空比的增大来补偿。由此，降压转换器110中归因于或击穿或体二极管功率损耗的功率损耗导致pwm信号的较大占空比。各种实施例通过标识给定负载的最小占空比来标识死区时间401的最优值。

图5是根据一个实施例的用于将死区时间设为期望值的示例系统500的图解。示例系统500是图1的系统100的经修改版本，其中控制反馈回路被添加以调节死区时间。调节pwm信号以便保持v输出近乎恒定的较大控制反馈环路与以上参照图1所描述的那样相同地操作。图5的系统进一步包括pwm测量电路510和控制逻辑520以程序化调节死区时间生成器106处的死区时间设置。

在一个示例实施例中，系统500假定负载114是恒定的。当然，在真实世界系统中，负载114可能不保持恒定。然而，对于相对较短的时间段，系统假定负载114是恒定的以使得可为该负载标识最小pwm信号。当较大反馈环路操作时，pwm测量电路510测量pwm信号的占空比。在一个示例实施例中，pwm测量电路510可包括具有众多抽头的延迟锁相环(dll)，该dll具有小到足以精确地测量pwm信号的占空比的分辨率。例如，在其中死区时间的范围可在50与500ps之间的系统中，合适的精确度等级在dll具有32或更多个抽头的情况下可以为5到10ps。然而，实施例的范围并不限于dll，因为能操作以测量pwm信号的任何恰适电路可在其他实施例中使用。

pwm测量电路510测量pwm信号的占空比并且将该输入传递给逻辑电路520。逻辑电路520关于由死区时间生成器106使用的死区时间设置来记录测得值。逻辑电路520随后使用控制输入来递增死区时间设置，并且一旦控制环路稳定，逻辑电路520就从电路510接收pwm信号的另一测量。逻辑电路520随后关于该死区时间设置来记录测得值。逻辑电路520重复该过程多次，并且将pwm测量与一系列死区时间值设置进行相关。在一个示例中，逻辑电路520可构建将pwm测量与相应死区时间设置进行相关的表。

在逻辑电路520已经将多个死区时间设置与它们对应的pwm测量进行相关之后，逻辑电路520可标识具有最小的对应pwm测量的死区时间设置。逻辑电路520随后使用控制输入使死区时间生成器106使用该标识出的死区时间设置以便最小化降压转换器110处的功率损耗。当然，负载114可随时间而变化，由此使死区时间生成器106的重校准是期望的。相应地，控制逻辑520或在周期性基础上或按需重复该过程以标识期望死区时间设置并且应用那些期望时间设置来最小化功率损耗。以此方式，pwm测量电路510和控制逻辑520充当另一反馈控制环路来调节死区时间值以减小贯穿系统500的操作的损耗。

图6中解说了一种选择和应用期望死区时间的示例方法600的流程图。在一个示例中，方法600由逻辑电路(诸如图5的逻辑电路520)执行以最小化应用于同步降压转换器中的开关的信号的占空比。方法600在包括反馈环路和同步降压转换器的具有保持为几乎恒定的电压的输出的系统(诸如图5的系统500)中执行。降压转换器由pwm信号间接控制，其中对pwm信号的占空比的调节使降压转换器或降低或升高输出电压。pwm信号被转换成具有相位差的两个控制信号，该相位差定义同步降压转换器中的开关的死区时间。

在动作610，逻辑电路向系统应用多个死区时间设置并且将pwm信号测量与所应用的死区时间设置中的每一者进行相关。在一些实施例中，逻辑电路将pwm信号测量及其相关联的死区时间设置保存在表或其他恰适数据结构中。

在动作620，逻辑电路标识这些死区时间设置中与该pwm信号的最小占空比相关联的一者。在其相关联的死区时间设置的pwm信号测量在表中的示例中，动作620包括在该表中搜索最小pwm信号测量并且标识与该最小pwm信号测量相关联的死区时间设置。

在动作630，逻辑电路应用标识出的死区时间设置。在图5的示例中，逻辑电路520将控制输入用于死区时间生成器106以指令死区时间生成器106应用标识出的设置。

在动作640，逻辑电路周期性地或按需重复动作610到630的过程。例如，电路或相关联的负载的温度变化可能改变反馈环路的行为以使得特定死区时间设置可能不是最优的。相应地，动作640提供了重校准以使得最优死区时间设置在降压转换器操作时在进行中的基础上被标识和应用。

诸实施例的范围并不限于图6中示出的特定方法。其他实施例可添加、省略、重新安排、或修改一个或多个动作。例如，方法600可以是将降压转换器保持为几乎恒定值的较大反馈操作的部分(以上参照图1更详细地描述了该较大反馈操作)。

以上所描述的实施例监视pwm占空比并且调节死区时间设置来最小化pwm占空比以提高效率。然而，各实施例的范围并不仅限于调节死区时间设置。确切而言，pwm占空比测量可被用于优化除死区时间以外的参数以便提高电路(诸如图1的电路)中的效率。例如，在使用具有多个并行晶体管支路的降压转换器的系统中，pwm占空比测量可与活跃并行支路的不同数目相关以使得最小占空比可通过标识与最小pwm占空比相关联的活跃并行支路的数目来实现。类似地，在具有使用多个相位的降压转换器的系统中，pwm占空比测量可与活跃相位的不同数目相关以使得最小占空比可通过标识与最小pwm占空比相关的活跃相位的数目来实现。换言之，当pwm占空比被用作效率指示时，反馈环路系统中的任何恰适现象或参数可与pwm占空比的最小值相关以便提高效率。

pwm占空比还可被用作电流感测的粗糙测量，因为转换比是供电电压与输出电压之比。查找表(或计算)可转换理论值并且所描述的技术可测量理论值与测得值之差，附加脉宽直接与负载电流相关。这种办法可在非常高速的应用中用于相位下降和支路脱落。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变化而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

图7示出了根据以上所讨论的原理提供对死区时间的控制的系统700的另一实施例。误差放大器接收参考电压vref和输出电压v输出并且输出指示那些电压之差(误差)的模拟信号。模数转换器(adc)704接收模拟误差信号并且创建数字误差信号。相位滤波器706接收数字误差信号。相位滤波器706的示例可包括有限脉冲响应滤波器或比例积分微分(pid)控制器/补偿器。相位滤波器706的作用是防止图7的数字控制系统内的不想要的正反馈。相位滤波器706的输出是指示要由数字脉宽调制器(dpwm)708实现的占空比的数字码。以下参考图8来更详细地解释dpwm708。简而言之，dpwm708将脉宽调制(pwm)信号输出到降压转换器110的nmos开关(s1)和pmos开关(s0)。nmos开关与pmos开关之间的相位差定义死区时间——这在以上图3和4处更详细地解释。

死区时间处理逻辑710与dpwm708处于通信以观察死区时间设置和相关联的dpwm占空比。死区时间处理逻辑710创建将死区时间值与它们对应的占空比值相匹配的表或其他数据结构。占空比越低，降压转换器110的操作越高效。因此，对应于最低pwm占空比的死区时间值可被认为是死区时间设置的最高效选择。死区时间处理逻辑708创建此表或其他数据结构并且包括用于解析该表、标识与最低占空比值相关联的死区时间设置、以及在dpwm处应用该死区时间设置的逻辑。死区时间处理逻辑710可被实施为软件和/或硬件，并且在一些实施例中可被实现为微控制器或其他合适的数字控制电路。以下在图8的描述之后更详细地讨论死区时间处理逻辑710的操作。

图8示出了图7的dpwm708使用延迟锁相环(dll)架构的一个示例电路实现。dpwm708包括环形振荡器802，环形振荡器802包括串联且环形排列的众多反相器，其中这些反相器被标记为1、2、……2ⁿ。换言之，在此示例实施例中，环形振荡器802中存在2ⁿ个反相器、以及对应数目的2ⁿ个抽头820。在一个示例中，这些抽头中的每一者包括一个反相器与下一反相器之间的输出。数字1(高)信号围绕环形振荡器802传播，并且其每围绕环形振荡器802的循环在给定抽头处出现一次。该数字1可通过选择给定抽头来感测。此外，数字1围绕环形振荡器802循环所花费的时间在很大程度上取决于环形振荡器802中的反相器的数目2ⁿ。

反相器和抽头820的数目2ⁿ可被选择以适用于给定应用。例如，在其中pwm信号为200mhz信号的实施例中，pwm信号的每个循环可以为5ns。如果每个个体反相器对应于约10ps，则为了生成整个波形，反相器的数目应当为大约500。由此，n可被设为9(2⁹为512)。然而，实施例的范围并不限于pwm信号的任何特定频率，也不限于反相器和抽头820的任何特定数目。

如以上所提及的，包括死区时间的系统具有彼此偏移的两个pwm信号，其中时间上的偏移定义死区时间。相应地，图8的dpwm708包括用于生成彼此独立的两个pwm信号的电路系统，其中这两个pwm信号对应于图3和4的两个控制信号。在此示例中，包括项目804、806、808的电路系统提供用于驱动nmos开关(s1)的pwm信号而包括项目814、816、和818的电路系统提供用于驱动pmos开关(s0)的另一pwm信号。

此外，在本示例中，dpwm708使用单个环形振荡器802，但也使用不同的解码器电路806、816。因为解码器电路806、816两者与单个环形振荡器802对接，所以在输出到pmos开关和nmos开关的不同的pwm信号中维持同步。

解码器806、816中的每一者是可独立编程的。首先聚焦在用于nmos开关的pwm信号上，dpwm708包括用于下降沿和上升沿的寄存器804。在正常操作期间，数字误差信号(在其通过滤波器706之后)是标识环形振荡器802中的抽头的位串。例如，寄存器804中的一个位串标识关于下降沿的抽头，而寄存器804中的另一位串标识关于上升沿的抽头。解码器806从寄存器804读取位串并且选择由那些位标识的抽头，由此将环形振荡器802内的振荡信号与脉冲发生器808耦合。以此方式，上升沿和下降沿被标识，由此定义从脉冲发生器808输出到nmos开关的方波的占空比。在正常操作期间，位串由滤波器706输入到寄存器804中，并且在死区时间设置过程期间由死区时间处理逻辑710输入到寄存器804中。

现在聚焦在用于pmos开关的pwm信号上，项目814、816、818与以上所述的项目804、806、808类似地操作。具体地，或死区时间处理逻辑710或滤波器706将位串输入到寄存器814中，其中位串标识上升沿和下降沿，由此定义占空比。解码器816从寄存器814读取位并且选择抽头中的两个抽头来耦合到脉冲发生器818。脉冲发生器808、818包括放大器、缓冲器、或其他恰适电路系统以在恰适电压电平处生成它们相应的pwm信号。解码器806、816可包括能操作用于从二进制串输入中选择给定抽头的and(与)门或复用器的布局。

举一简单示例，环形振荡器802可包括16个抽头820。相应地，位串中的每一个位串包括四个位，以使得每个抽头可被唯一性地标识。然而，实施例的范围并不限于任何特定数目的抽头，也不限于任何长度的位串，并且随着更多的抽头被包括在应用中，更长的位串可被用于标识抽头。例如，在具有大约500个抽头的实施例中，每个串可以是九位长。

死区时间可通过将由解码器806选择的抽头相对于由解码器816选择的抽头进行偏移来定义。如果寄存器804具有与寄存器814相同的位串，则pwm信号具有零相位差，且死区时间为零。在其中可接受死区时间为50ps且其中每个抽头对应于10ps的示例中，五个抽头的偏移提供死区时间值。当然，可接受死区时间可能是设备相关的，并且进一步可通过以上所描述的算法来确定以最小化因击穿或体二极管损耗而导致的损耗。

再次参考图7，死区时间处理逻辑710可通过使用pwm信号的最小占空比标识死区时间设置并且将该死区时间设置应用于dpwm708来执行图6的动作620-640。

示例过程开始于设置特定占空比以及设置特定死区时间。例如，占空比可被设为50％，且死区时间可被设为50ps。死区时间处理逻辑710通过向寄存器804、814提供位串来设置这些值以定义占空比和死区时间。误差放大器702检测vref与v输出之间的误差，并且该误差信号传播通过控制环路，由adc704数字化、以及传递给滤波器706，滤波器706通过将控制字应用于dpwm708的寄存器来向上或向下调节占空比。当dpwm708将pwm信号应用于电压转换器110时，外部控制环路保持v输出基本恒定，并且在某个时间量之后，外部控制环路稳定下来。死区时间处理逻辑710可随后通过读取指示占空比的寄存器804和814的值来观察pwm占空比。

死区时间处理逻辑710随后在表或其他数据结构中创建将该特定死区时间值与观察到的占空比进行相关的条目。死区时间处理逻辑710随后调节死区时间(例如，40ps或60ps)，让系统稳定，随后观察新的pwm占空比。死区时间处理逻辑710重复该过程多次以在表中形成多个条目以使得最高效的死区时间值可被标识。

实施例的范围包括用于调节死区时间并且将死区时间值与观察到的dpwm占空比进行相关的任何数目的迭代。在死区时间处理逻辑710搜集数据之后，其随后解析该表以标识与最低pwm占空比相对应的死区时间的值。死区时间处理逻辑710可随后通过将定义两个pwm信号之间的恰适偏移的值输入寄存器804和814中来将该死区时间的值应用于dpwm708。

一旦死区时间值已经由死区时间处理逻辑710设置，系统就可进入正常操作模式，其中反馈环路根据输出电压与参考电压之间的误差来调节经脉宽调制信号的占空比。死区时间处理逻辑710通过维持数字串之间的合适偏移来维持所设置的死区时间。以此方式，占空比可通过外部控制环路来适当地向上或向下调节，同时维持由死区时间处理逻辑710应用的死区时间值。死区时间处理逻辑710可周期性地或按需重复动作610-630。在一些示例实施例中，以上所描述的用于死区时间处理逻辑710的动作可被实现为保存于计算机可读介质(诸如ram)的计算机可执行代码。死区时间处理逻辑710可包括随后从计算机可读介质读取计算机可执行代码并且根据计算机可执行代码来执行上述动作的处理电路系统。

图7和8的系统可提供胜过一些常规系统的各种优势。例如，用于提供死区时间的一个示例常规相位生成器可包括具有p沟道串和n沟道串的电路，其中每个串包括串联耦合到一个或多个反相器的nor(异或)门。每个串的输出被反馈到相对串的nor门。每个串中的反相器数量决定了死区时间，并且反相器越多，死区时间越长。简而言之，此类常规系统应用模拟反馈和迟滞。作为对比，图7和8的系统包括环形振荡器的解码器，并且它是数字系统。相应地，图7和8的各种实施例可比常规模拟反馈和迟滞系统快若干个数量级地操作。各种实施例可通过在现代电路中供应高频性能来提供优势。