一种多路PWM控制器并联同步控制电路的制作方法

本实用新型涉及焊接电源技术领域，具体是一种多路PWM控制器并联同步控制电路。

背景技术：

传统的逆变式焊接电源的功率变换部分(一般是开关电源)采用与输入电压相适应的IGBT或者MOSFET功率器件，使用单路PWM控制器，电源整体功率受限，在需要大功率电源的场合就需要选用能够承载更大电流的功率器件或者多个功率器件并联，造成电路结构复杂，制造成本上升。在需要适应多种输入电压应用的场合，往往需要选用能够适应最高输入电压的功率器件，同样造成成本上升。为实现低电压功率器件使用在高输入电压或者多路输入电压的电源上，需要对开关电源的DC-DC变换器进行串联或者并联，同时解决PWM并联后各路PWM信号同步的问题。

开关电源的功率控制是通过PWM控制器控制逆变器导通时间与关断时间的比率来实现的，通常定义导通时间占开关周期的比率称为占空比。图1所示为开关电源的逆变器(全桥逆变电路)，图2所示是开关电源的PWM控制器(电流型脉宽调制器UC3846)。由于全桥逆变电路的特性，它要求各桥臂的驱动信号相位不重叠，因此该PWM控制器能输出两个相位错开的脉冲型号，分别为OUTA(引脚11)和OUTB(引脚14)，脉冲输出波形如图3所示。当OUTA高电平时，OUTB必定为低电平状态，如图1所示，此时逆变器的IGBT器件Q2、Q3导通，IGBT器件Q1、Q4截止，电流经过IGBT器件Q2、变压器T2、IGBT器件Q3后接地，构成正向回路；当OUTB为高电平时，OUTA必定为低电平状态，此时IGBT器件Q1、Q4导通，IGBT器件Q2、Q3截止，电流经过IGBT器件Q1、变压器T2、IGBT器件Q4后接地，构成反向回路；OUTA和OUTB均为低电平状态的时间段，为死区时间，IGBT器件Q1、Q2导通，IGBT器件Q3、Q4截止，无法构成通路，驱动电平呈零电位。驱动电平转换后的输入电平如图4所示。

如图5所示，在实际应用中，380V电压输入时，焊机使用的是两个逆变器并联，660V电压输入时，两个逆变器串联。为了保证逆变器可靠性，控制电路使用了两个PWM控制器UC3846(U3，U8)，各输出两路脉冲信号：U3-14、U3-11，U8-14、U8-11，各驱动一个逆变器。这时焊机工作时就需要两个逆变器同时导通或关断，否则将会因逆变器开通的时间不一致而产生偏磁，导致变压器磁芯饱和，造成IGBT器件损坏。这就要求两个PWM控制器UC3846的U3-14脚与U8-14脚脉冲信号，U3-11脚与U8-11脚的脉冲信号完全同步。但是两个UC3846在输出脉冲信号时无法做到完成同步，所以就需要设计一个逻辑电路，来实现脉冲信号的同步。

技术实现要素：

本实用新型的目的是克服背景技术中的不足，提供一种多路PWM控制器并联同步控制电路，能够控制PWM并联后各路PWM信号同步，还具有结构简单，结果准确的技术特点。

本实用新型采用的技术方案是：

一种多路PWM控制器并联同步控制电路，包括至少两个PWM控制器，每个PWM控制器都具有输出第一脉冲信号的第一引脚、输出第二脉冲信号的第二引脚，其特征在于：还包括一个逻辑电路，该逻辑电路输入端的引脚分别连接各PWM控制器的第一、第二引脚，逻辑电路的输出端具有第一、第二总输出引脚，各PWM控制器第一脉冲信号经过逻辑电路运算后，相位相同的第一脉冲信号部分从第一总输出引脚输出，各PWM控制器第二脉冲信号经过逻辑电路运算后，相位相同的第二脉冲信号部分从第二总输出引脚输出。

作为优选，所述逻辑电路由第一级的四个与门以及第二级的两个或门组成；两个PWM控制器中，第一PWM控制器的第一引脚分别连接第一、第三与门的输入端1脚，第一PWM控制器的第二引脚分别连接第二、第四与门的输入端1脚；第二PWM控制器的第一引脚分别连接第一、第四与门的输入端2脚，第二PWM控制器的第二引脚分别连接第二、第三与门的输入端2脚；第一与门的输出端连接第一或门的输入端1脚、第三与门的输出端连接第一或门的输入端2脚，第二与门的输出端连接第二或门的输入端1脚、第四与门的输出端连接第二或门的输入端2脚；第一或门的输出端作为第一总输出引脚，第二或门的输出端作为第二总输出引脚。

本实用新型的有益效果如下：本实用新型中通过逻辑电路，将两个PWM控制器的脉冲信号进行同步，最终输出两组相位相反的脉冲信号，该脉冲信号消除了两个PWM控制器输出信号的误差，实现了两路脉冲信号的整合与统一，有效防止了两组逆变器因驱动信号不同步产生的偏磁现象，整体结构简单，结果准确。

附图说明

图1是开关电源的逆变器的电路原理图。

图2是开关电源的PWM控制器的电路原理图。

图3是PWM控制器的脉冲输出波形图。

图4是逆变器的输入电平示意图。

图5是PWM控制器的电路结构示意图。

图6-1、图6-2是本实用新型的结构示意图。

图7是逻辑电路的工作时序图。

具体实施方式

下面对本实用新型作进一步说明，但本实用新型并不局限于以下实施例。

如图6-1和图6-2所示，一种多路PWM控制器并联同步控制电路，包括两个PWM控制器U3、U8，每个PWM控制器都具有输出第一脉冲信号OUTA的第一引脚(引脚U3-11以及引脚U8-11)、输出第二脉冲信号OUTB的第二引脚(引脚U3-14以及引脚U8-14)。还包括一个用于同步两个PWM控制器脉冲信号的逻辑电路，该逻辑电路输入端的引脚分别连接各PWM控制器的第一、第二引脚，逻辑电路的输出端具有第一总输出引脚U111、第二总输出引脚U112，各PWM控制器第一脉冲信号经过逻辑电路运算后，相位相同的第一脉冲信号部分从第一总输出引脚U111输出，各PWM控制器第二脉冲信号经过逻辑电路运算后，相位相同的第二脉冲信号部分从第二总输出引脚U112输出。

所述逻辑电路由第一级的四个与门以及第二级的两个或门组成。

两个PWM控制器中，第一PWM控制器U3的第一引脚U3-11分别连接第一与门U5、第三与门U7的输入端1脚，第一PWM控制器U3的第二引脚U3-14分别连接第二与门U6、第四与门U11的输入端1脚；第二PWM控制器U8的第一引脚U8-11分别连接第一、第四与门的输入端2脚，第二PWM控制器U8的第二引脚U8-14分别连接第二、第三与门的输入端2脚。

第一与门U5的输出端连接第一或门U9的输入端1脚、第三与门U7的输出端连接第一或门U9的输入端2脚，第二与门U6的输出端连接第二或门U10的输入端1脚、第四与门U11的输出端连接第二或门U10的输入端2脚；第一或门的输出端作为第一总输出引脚U111，第二或门的输出端作为第二总输出引脚U112。

GAL18V10B芯片是一款可编程CPLD逻辑芯片，本实用新型通过编程将其功能定义为与或门电路，门电路的输入端或输出端只有两种状态，低电平(无信号)为0，高电平(有信号)为1。

与的关系是：0*0＝0；0*1＝0；1*0＝0；1*1＝1；

或的关系是：0+0＝0；0+1＝0；1+0＝1；1+1＝1；

等号左边为门电路输入，右边为门电路输出。

两个PWM控制器UC3846的U3-11、U8-11、U3-14、U8-14的输出端都输入到GAL18V10B芯片的四个与门电路U5、U6、U7、U11中。因为PWM控制器UC3846引脚11、14输出相反相位的脉冲信号，因此门电路的输入端1脚、2脚在两个PWM控制器UC3846输出不同步的情况下就会出现3种情况，

(1)1、2脚同时为低电平，设为ab；

(2)1脚为高电平，2脚为低电平，设为bc；

(3)1、2、引脚同时为高电平，设为cd；

根据以上设定可以作出GAL18V10B芯片工作的时序图，如图7所示

根据时序图，以第一与门U5的1、2脚输入端为例，ab段同为低电平，即1脚为0,2脚为0，对应到第一与门U5的输出11脚ab段，输出低电平即为0。bc段,1脚为高电平为1,2脚低电平为0，对应到第一与门U5的输出11脚bc段，输出低电平即为0。cd段,1脚为高电平为1,2脚高电平为1，对应到第一与门U5的输出11脚bc段，输出高电平即为1。该图中，bc段与de段为两路脉冲信号的误差时间，经过第一与门U5的与门处理后，bc段与de段的高电平均被滤除，只有cd段仍保留共有的高电平，故与门处理后的最终脉宽将比PWM控制器UC3846输出的初始脉宽略小，损耗脉宽即为bc段。

GAL18V10B的U5、U6、U7、U11能输出4组同步后的信号，经U9、U10或门电路输出两组相位相反的脉冲信号，该脉冲信号消除了2个UC3846输出信号的误差，实现了两路脉冲信号的整合与统一，有效防止了两组逆变器因驱动信号不同步产生的偏磁现象。

以上列举的仅是本实用新型的具体实施例。显然，本实用新型不限于以上实施例，还可以有很多变形。本领域的普通技术人员能从本实用新型公开的内容中直接导出或联想到的所有变形，均应认为是本实用新型的保护范围。