一种具有涌流抑制功能的智能操作箱的制作方法

本发明涉及电力系统安全自动控制技术领域，特别是一种具有涌流抑制功能的智能操作箱。

背景技术：

操作箱作为一种重要的电力系统辅助装置，适用于具有单跳及双跳闸线圈、分相及三相操作的断路器辅助操作，可监视其运行状态，进行电压互感器输出交流电压的切换，并实现保护装置与断路器的联系和配合。传统操作箱由跳闸操作回路、合闸操作回路、电压切换回路和压力闭锁回路等组成，通过接收远程分合闸命令启动跳闸/合闸操作回路，对断路器进行随机分合闸。

传统操作箱还存在以下不足：

（1）无法控制断路器分合闸角，不具备抑制励磁涌流的能力；

（2）操作箱由继电器、功率电阻等元件构成，不具备运算处理和通信能力

（3）操作箱模件位置和数量相对固定，无法随意扩展。

技术实现要素：

本发明的目的是，提供一种具有涌流抑制功能的智能操作箱，可提高对断路器分合闸角度控制的精确性，同时利用多cpu技术实现操作箱的智能化，使其具备运算和通信能力。

本发明采取的技术方案为：一种具有涌流抑制功能的智能操作箱，包括主板、交流量采集模件、开入模件、开出模件以及电压切换模件；

主板包括管控cpu和第一fpga，所述第一fpga与交流量采集模件、开入模件、开出模件以及电压切换模件之间通过blvds总线连接通信；管控cpu通过第一fpga，获取交流量采集模件采集到的交流量数据，以及开入模件采集到的开入量数据；然后根据获取到的数据，向电压切换模件传输切换母线pt操作指令，以投切相应的母线pt，并利用预设的涌流抑制算法，在涌流抑制判据动作时，相应的向开出模件传输分合闸操作指令，使得开出模件控制相应的断路器完成分合闸操作。

本发明采用的涌流抑制算法可为现有算法，算法包括涌流抑制判据。本发明通过将涌流抑制功能融入到操作箱，可以减少出口回路的中间环节，从而减小出口回路动作时间的离散性，提高对断路器分合闸角度的准确控制。

优选的，所述管控cpu包括通过串口连接通信的控制cpu和管理cpu，控制cpu通过gpmc接口与第一fpga连接通信；管理cpu包括人机交互接口，并通过人机交互接口连接触控显示模块。所述串口可为uart高速串口。触控显示模块可采用lcd，从而在主板上实现带真彩液晶显示的人机界面，用于显示当前操作箱的实时工作状态信息和所采集到的数据信息。控制cpu与第一fpga之间进行采集数据以及操作指令的传输。

进一步的，管理cpu还包括以太网接口、rs485接口和rs232接口。可用于当前操作箱与其它设备之间的数据通信，以及以太网通讯，并能够全面支持iec61850、103、modbus等电力通信规约。

上述主控cpu和管理cpu可采用基于armcortex-a8架构、支持浮点运算的am3352，其工作主频高达550mhz，运算能力强大，可保障智能操作箱的数据处理效率。

优选的，所述第一fpga包括irig-b对时单元、前置接收单元、前置发送单元、crc校验单元、数据处理单元、以及分别对应各模件的接收缓冲单元和发送缓冲单元、信息统计单元和轮询控制单元；

irig-b对时单元接收外部时钟同步信号并解析后，生成时间报文并发送中断请求信号至控制cpu，控制cpu响应所述中断请求信号，实现时钟同步；所述外部时钟同步信号为gps同步卫星授时装置发出来时间同步脉冲信号；

发送缓冲单元用于存储控制cpu发出的操控指令数据，轮询控制单元以设定的周期轮询各发送缓冲单元，数据处理单元对轮询控制单元轮询到的对应各模件的待发送数据进行处理并写入前置发送单元，crc校验单元对写入前置发送单元的待发送数据进行校验，前置发送单元将校验后的操作指令数据通过blvds总线发送至相应的模件；控制cpu发出的操控指令数据包括面向交流量采集模件交流电压电流请求指令，面向开入模件的断路器分合闸命令、断路器位置、各接地开关位置请求指令，面向开出模件的分合闸操作指令，以及面向电压切换模件的切换母线pt操作指令；控制cpu通过gpmc接口将对应各模件的操控指令数据写入相应的发送缓冲单元中；

前置接收单元接收各模件通过blvds总线发出的请求应答数据，crc校验单元对接收到的请求应答数据进行校验，数据处理单元对校验无误后的请求应答数据进行数据提取处理，然后将处理后的数据写入模件对应的接收缓冲单元供控制cpu读取；

信息统计单元统计前置接收单元和前置发送单元的数据收发状态数据，并将对应各模件的统计数据写入相应的接收缓冲单元，供控制cpu读取。

进一步的，第一fpga中，数据处理单元对待发送数据的处理包括：对待发送数据添加包括但不限于同步码、模件地址、功能码和帧长度的头部信息；

crc校验单元对待发送数据的生成并添加crc校验码；

各模件通过blvds总线发出的请求应答数据包括具有同步码的头部信息；

前置发送单元向任一模件发出数据后，前置接收单元以设定的有效时间等待blvds总线上同步码的出现，并在同步码出现时启动接收相应的请求应答数据；

数据处理单元对校验无误后的请求应答数据，剔除其头部信息后写入相应的接收缓冲单元。

优选的，交流量采集模件包括第二fpga、ad转换单元和交流量采集回路；交流量采集回路采集交流模拟量信号，经ad转换单元转换成数字信号后，传输至第二fpga；

第二fpga包括采样控制单元、第二数据处理单元、接收单元、发送单元和crc校验单元；采样控制单元接收ad转换单元输出的交流量数字信号，写入fifo队列；

接收单元通过blvds总线接收第一fpga发出的交流量请求指令，crc校验单元对交流量请求指令进行校验无误后，第二数据处理单元通过采样控制单元读取fifo队列中的交流量数据作为待发送数据并进行处理，crc校验单元对处理后的待发送数据进行校验后，由发送单元将校验后的数据通过blvds总线传输至第一fpga。

进一步的，第一fpga通过blvds总线向各模件输出的操控指令数据包括：同步码、模件地址、功能码、命令和crc校验码；

第二fpga的接收单元在blvds总线上出线同步码时，获取操控指令数据中的模件地址信息进行识别，若地址相符则启动接收数据状态机开始接收相应的交流量请求指令（即当前操控指令数据）；

第二数据处理单元对待发送数据的处理包括：对模拟通道采样值添加包括但不限于同步码、模件地址和功能码的头部信息；

crc校验码对待发送数据生成并添加crc校验码后，由发送单元进行数据发送。

所述交流量采集回路可为pt/ct回路，所采集的信号包括电源侧电压、受控侧电流等模拟通道信号。优选的，采集控制单元控制ad转换单元按照8khz转化率对交流模拟量信号进行数字转换。fifo即firstinputfirstoutput，先入先出队列。

优选的，开入模件包括第三fpga和开入采集电路；开入采集电路采集开关量信息传输至第三fpga；

第三fpga包括开入采集单元、第三数据处理单元、接收单元、发送单元和crc校验单元；开入采集单元获取开入采集电路采集的开关量信息；接收单元通过blvds总线接收第一fpga发出的开关量请求指令，crc校验单元对开关量请求指令进行校验无误后，第三数据处理单元读取开入采样单元获取的开关量信息，作为待发送数据并进行处理，crc校验单元对处理后的待发送数据进行校验后，由发送单元将校验后的数据通过blvds总线传输至第一fpga。

进一步的，第一fpga通过blvds总线向各模件输出的操控指令数据包括：同步码、模件地址、功能码、命令和crc校验码；

第三fpga的接收单元在blvds总线上出线同步码时，获取操控指令数据中的模件地址信息进行识别，若地址相符则启动接收数据状态机开始接收相应的开关量请求指令（即当前操控指令数据）；

第三数据处理单元对待发送数据的处理包括：对开关量信息添加包括但不限于同步码、模件地址和功能码的头部信息；

crc校验码对待发送数据生成并添加crc校验码后，由发送单元进行数据发送。

上述开入采集电路可采用现有开入转换电路，将开入量信号转化为fpga开入采集单元可识别的数据。

优选的，开出模件包括跳闸/合闸操作回路、开出及出口回读电路以及第四fpga；第四fpga包括出口控制单元、开入采集单元、第四数据处理单元、接收单元、发送单元和crc校验单元；

接收单元通过blvds总线接收第一fpga发出的分合闸操作指令，crc校验单元对分合闸操作指令进行校验无误后，第四数据处理单元根据分合闸操作指令向出口控制单元写入相应的操作控制命令，出口控制单元根据操作控制命令驱动开出及出口回读电路启动跳闸/合闸操作回路，以控制相应断路器的分合闸；开入采样单元通过开出及出口回读电路采集当前开出出口的开关量信息，传输至第四数据处理单元；第四数据处理单元对当前开出出口的开关量信息进行处理，crc校验单元对处理后的待发送数据进行校验后，由发送单元将校验后的数据通过blvds总线传输至第一fpga。

电压切换模件包括第五fpga和电压切换电路，第五fpga包括切换控制单元、第五数据处理单元、接收单元、发送单元和crc校验单元；

接收单元通过blvds总线接收第一fpga发出的切换母线pt操作指令，crc校验单元对切换母线pt操作指令进行校验无误后，第五数据处理单元根据切换母线pt操作指令，通过切换控制单元驱动电压切换回路进行母线pt的切换；然后第五数据处理单元将应答报文写入发送单元，crc校验单元对应答报文进行校验后，发送单元启动发送数据状态机将校验后的应答报文通过blvds总线传输至第一fpga。

具体的，主板控制cpu根据采集到的母线接地开关位置信息确定所要投入的母线pt，并将切换母线pt操作指令以同步码+模件地址+功能码+控制命令+crc校验码的格式发送到blvds总线；接收单元等待直到blvds总线上同步码的出现时，识别指令中的模件地址信息，若地址有效则启动接收数据状态机开始接收切换母线pt操作指令；crc校验单元对应答报文的处理包括添加crc校验码。

本发明所述第一至第五fpga均可采用现有fpga芯片，基于fpga的各种功能集成电路的编程可参考现有技术。

有益效果

与现有技术相比，本发明具有以下优点和进步：

（1）通过在操作箱内集成涌流抑制功能，可以减少出口回路的中间环节，从而减小出口回路动作时间的离散性，提高对断路器分合闸角度的准确控制，达到抑制空投变压器时产生励磁涌流的目的；

（2）利用多cpu技术和大规模fpga技术对传统操作箱进行改造升级，同时引入blvds总线技术，使传统操作箱实现全智能化、具备强大的运算和通信能力；

（3）利用blvds总线技术和fpga技术设计出一种具有统一接口规范的智能模件，模件可以任意扩展且不受位置空间的限制。

附图说明

图1所示为带涌流抑制功能的智能操作箱的功能原理示意框图；

图2所示为主板功能原理结构示意框图；

图3所示为ac模件（即交流量采集模件）功能原理结构示意框图；

图4所示为di模件（即开入模件）功能原理结构示意框图；

图5所示为跳闸/合闸模件（即开出模件）功能原理结构示意框图；

图6所示为电压切换模件功能原理结构示意框图。

具体实施方式

以下结合附图和具体实施例进一步描述。

参考图1所示，本发明具有涌流抑制功能的智能操作箱，包括主板、交流量采集模件（ac模件）、开入模件（di模件）、开出模件（跳闸/合闸模件）以及电压切换模件；

主板包括管控cpu和第一fpga，所述第一fpga与交流量采集模件、开入模件、开出模件以及电压切换模件之间通过blvds总线连接通信；管控cpu通过第一fpga，获取交流量采集模件采集到的交流量数据，以及开入模件采集到的分合闸命令数据和开入量数据；然后根据获取到的数据，向电压切换模件传输切换母线pt操作指令，以投切相应的母线pt，并利用预设的涌流抑制算法，在涌流抑制判据动作时，相应的向开出模件传输分合闸操作指令，使得开出模件控制相应的断路器完成分合闸操作。

实施例

本实施例运用多cpu技术和大规模fpga技术实现传统操作箱的智能化改造设计；利用主板控制cpu实现涌流抑制算法完成带涌流抑制功能的智能操作箱一体化设计。

如图1所示，带涌流抑制功能的智能操作箱包括主板、采集交流电压/电流的智能ac模件、采集分合闸命令和断路器位置信息的智能di模件（即开入模件）、控制断路器分合闸的跳闸/合闸模件（即开出模件）和切换母线pt的电压切换模件。

结合图1和图2，主板上设计了双cpu和fpga，双cpu分别用作控制cpu和管理cpu，两cpu通过高速串口交互信息，fpga主要用于实现blvds差分总线传输协议。参考图3至图6，ac模件、di模件、跳闸/合闸模件和电压切换模件均设计了用于实现blvds总线协议的fpga，并分别通过fpga连接到blvds总线。主板控制cpu通过第一fpga芯片读取来自blvds总线上di模件采集的分、合闸命令以及断路器位置信息，启动涌流抑制算法，在涌流抑制判据动作时通过blvds总线发送分合闸命令到跳闸/合闸模件，由跳闸/合闸模件完成对断路器的操控，从而实现了传统操作箱带涌流抑制功能的智能化设计。

如图2所示，主板上控制cpu和管理cpu均可采用基于armcortex-a8架构、支持浮点运算的am3352，其工作主频高达550mhz。控制cpu实现涌流抑制算法控制断路器分合闸角度以抑制空投变压器产生的励磁涌流。管理cpu用于实现带真彩液晶显示的人机界面，全面支持iec61850、103、modbus等电力通信规约。管理cpu和控制cpu通过内部高速串口交换信息，控制cpu通过gpmc接口同主板fpga芯片ep4ce10f256（即第一fpga）连接，在主板fpga上构建了前置接收器/单元、前置发送器/单元、数据处理器/单元、信息统计模块/单元、模件轮询控制模块/单元、irig-b对时模块/单元、接收buf/缓冲单元、发送buf/缓冲单元和crc模块/校验单元，irig-b对时单元用于实现同步卫星对时。

主板是这样工作的：

控制cpu通过gpmc接口将控制请求命令写到对应的模件发送buf，轮询控制模块每0.4ms轮询一次发送buf，并启动数据处理器对轮询到的有效模件中的待发送数据添加同步码、模件地址、功能码、帧长度等头部信息后一并写入前置发送器，由crc校验单元对写入前置发送器的数据生成并添加crc校验码，最后由前置发送器启动发送数据状态机发送数据到blvds总线；

前置接收器在有效时间内等待直到blvds总线上同步码的出现，然后启动接收数据状态机开始接收blvds总线上来自模件的应答数据，crc校验单元对前置接收器中的数据进行校验和检查，校验无误后由数据处理器剔掉前置接收模块中帧数据的头部信息，然后按模件地址写入对应的模件接收buf中供控制cpu读取；

在收发报文的同时由信息统计模块统计数据收发状态信息并将状态信息写入对应模件接收buf中供控制cpu读取；

irig-b对时模块解析来自gps同步卫星授时装置过来的脉冲信号，生成时间报文的同时向控制cpu发送中断请求信号，控制cpu响应中断请求，通过gpmc接口读取并设置本地时钟实现时钟的同步。

如图3所示，ac模件主要由8通道并行ad转换芯片ads8548、pt/ct转换回路和fpga芯片m2s005（即第二fpga）组成，在m2s005上构建了接收器/单元、发送器/单元、crc模块/校验单元、第二数据处理器和采样控制单元。

第二fpga控制ads8548按8khz转化率对电源侧电压、受控侧电流等模拟通道进行数字转换，并将转换数据存放在本地fifo供主板控制cpu读取。具体工作方式为：

采样控制单元控制ads8548按8khz频率进行模数转换，并将转换数据写入fifo供数据处理器读取；

主板控制cpu将交流量请求指令以同步码+模件地址+功能码+命令+crc校验码的格式发送到blvds总线；

接收单元等待直到blvds总线上同步码的出现，接着接收模件地址信息，进行地址识别，识别到有效地址后便启动接收数据状态机，开始接收blvds总线上来自主板控制cpu的交流量请求指令，crc校验单元对接收器中的交流量请求指令进行校验和检查；

校验无误后，数据处理器读取fifo中的模拟通道采样值并添加同步码、模件地址、功能码等头部信息后一并写入发送器，由crc校验单元对写入发送单元的数据体生成并添加crc校验码，最后由发生器启动发送数据状态机发送数据到blvds总线。

如图4所示，开入模件主要由第三fpga芯片m2s005和开入量转换电路（即开入采集电路）组成，在第三fpga上构建了接收器/单元、发送器/单元、crc模块/校验单元、第三数据处理器/单元和开入采集单元，第三fpga响应主板控制cpu过来的开入量请求命令，由数据处理器读取开入采集单元采集到的分、合闸命令等开关量信息并将其写到发送器由发送器发送到blvds总线。具体工作方式为：

主板控制cpu将开入量请求命令以同步码+模件地址+功能码+命令+crc校验码的格式发送到blvds总线；

接收器等待直到blvds总线上同步码的出现，接着接收模件地址信息，进行地址识别，识别到有效地址后便启动接收数据状态机开始接收blvds总线上来自主板控制cpu的开入量请求命令，crc校验单元对接收器中的请求命令进行校验和检查；

校验无误后，数据处理器读取开入采集单元采集到的合闸命令、分闸命令等开关量信息，并添加同步码、模件地址、功能码等头部信息后一并写入发送器，由crc校验单元对写入发送器的数据生成并添加crc校验码，最后由发生器启动发送数据状态机发送数据到blvds总线。

如图5所示，跳闸/合闸模件主要由第四fpga芯片m2s005、开出及出口回读电路和跳闸/合闸操作回路组成，在m2s005上构建了接收器/单元、发送器/单元、crc模块/校验单元、数据处理器/单元、出口控制单元和开入采集单元。m2s005响应主板控制cpu发出的控制命令，由数据处理器将控制命令送到出口控制单元，由出口控制单元通过开出电路启动跳闸/合闸回路控制断路器分合闸。具体工作方式为：

主板控制cpu将控制请求命令以同步码+模件地址+功能码+控制命令+crc校验码的格式发送到blvds总线；

接收器等待直到blvds总线上同步码的出现，接着接收模件地址信息，识别到有效地址后便启动接收数据状态机开始接收blvds总线上来自主板控制cpu的控制请求命令，crc校验单元对接收器中的控制请求命令进行校验和检查；

校验无误后，数据处理器根据不同的命令执行不同的操作，对于控制命令，数据处理器将控制命令写到出口控制单元，由出口控制单元驱动开出电路启动跳闸/合闸操作回路控制断路器分合闸；对于请求命令，数据处理器读取开入采集单元采集到的出口回读状态；

随后数据处理器组装应答报文并写入发送器，由crc校验单元对写入发送器的数据生成并添加crc校验码，最后由发生器启动发送数据状态机发送应答数据到blvds总线。

如图6所示，电压切换模件由第五fpga芯片m2s005和电压切换电路组成，在m2s005里构建了接收器/单元、发送器/单元、crc模块/校验单元、数据处理器/单元、切换控制单元。m2s005响应主板控制cpu过来的控制命令，由数据处理器将控制命令送到切换控制单元，由切换控制单元启动电压切换电路进行母线pt的切换。具体工作方式为：

主板控制cpu根据采集到的母线接地开关位置信息决定投入哪组pt，母线pt切换命令以同步码+模件地址+功能码+控制命令+crc校验码的格式发送到blvds总线；

接收器等待直到blvds总线上同步码的出现，接着接收模件地址信息，识别到有效地址后便启动接收数据状态机开始接收blvds总线上来自主板控制cpu的控制命令，crc校验单元对接收器中的控制命令进行校验和检查；

校验无误后，启动数据处理器将控制数据写到切换控制单元，由切换控制单元驱动电压切换电路实现母线pt的切换；

随后数据处理器组装应答报文并写入发送器，由crc校验单元对写入发送器的数据生成并添加crc校验码，最后由发生器启动发送数据状态机发送应答数据到blvds总线。

综上，本发明实现了涌流抑制功能和操作箱功能的一体化设计。将涌流抑制功能融入到操作箱的解决方案可以减少出口回路的中间环节，从而减小了出口回路动作时间的离散性，更有利于提高对断路器分合闸角度的准确控制，使涌流抑制效果更显著。同时减少了现场电缆铺设，有利于现场组屏，降低了运行成本，也降低了装置运行的故障几率。

本发明将多cpu技术应用到操作箱回路的设计当中，利用cpu强大的数据处理和通信能力，使操作箱真正地实现了全智能化设计。

本发明利用blvds总线技术和大规模fpga技术设计出的操作箱智能模件，因接口统一而不受位置空间的限制，极大地方便了操作箱功能的扩展，可以灵活地通过增加、减少智能模件的数量实现单、双操作回路和不同类型断路器的操作。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。