一种全N型四相位时钟电荷泵的制作方法

本实用新型涉及半导体集成电路领域，尤其涉及一种全N型四相位时钟电荷泵。

背景技术：

现阶段中，电荷泵在许多模拟电路中均获得了广泛的应用。在许多应用场合，电荷泵要求具有较高的升压或降压效率，而目前最流行的电荷泵为四相位时钟电荷泵。

近年来，新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了热门的研究对象，而目前的氧化物薄膜晶体管为N型器件，存在着缺乏互补的P型器件的问题，导致由N型管构成的四相位时钟电荷泵无法解决输出级采用二极管接法的问题。

技术实现要素：

本实用新型的目的在于克服现有技术的不足，提供一种全N型四相位时钟电荷泵。本实用新型通过对输出级电压采样，构造出四相位时钟电荷泵的阈值消除结构，实现消除阈值损失和提高输出电压的目的。

本实用新型的目的能够通过以下技术方案实现：

一种全N型四相位时钟电荷泵，包括驱动电路与控制电路；

所述驱动电路用于完成电荷的逐级转移和积累，包括第二晶体管、第四晶体管、第六晶体管、第八晶体管、第十晶体管、第二电容、第四电容、第六电容、第八电容和第十电容。

具体地，第二晶体管的漏极与电源端相连，第二晶体管的栅极与第一晶体管的漏极相连，第二晶体管的源极与第四晶体管的漏极相连。

第四晶体管的漏极与第二晶体管的源极相连，第四晶体管的栅极与第三晶体管的漏极相连，第四晶体管的源极与第六晶体管的漏极相连。

第六晶体管的漏极与第四晶体管的源极相连，第六晶体管的栅极与第五晶体管的漏极相连，第六晶体管的源极与第八晶体管的漏极相连。

第八晶体管的漏极与第六晶体管的源极相连，第八晶体管的栅极与第七晶体管的漏极相连，第八晶体管的源极与第十晶体管的漏极相连。

第十晶体管的漏极与第八晶体管的源极相连，第十晶体管的栅极与第九晶体管的漏极相连，第十晶体管的源极与电压输出端相连。

第二电容一端与时钟信号clk1相连，一端与第二晶体管的源极相连。

第四电容一端与时钟信号clk3相连，一端与第四晶体管的源极相连。

第六电容一端与时钟信号clk1相连，一端与第六晶体管的源极相连。

第八电容一端与时钟信号clk3相连，一端与第八晶体管的源极相连。

第十电容一端与地信号端相连，一端与第十晶体管的源极相连。

所述控制电路用于提高电荷转移的效率，包括第一晶体管、第三晶体管、第五晶体管、第七晶体管、第九晶体管、第十一晶体管、第一电容、第三电容、第五电容、第七电容、第九电容和第十一电容。

具体地，第一晶体管的漏极与第二晶体管的栅极相连，第一晶体管的栅极与第二晶体管的源极相连，第一晶体管的源极与电源端相连。

第三晶体管的漏极与第四晶体管的栅极相连，第三晶体管的栅极与第四晶体管的源极相连，第三晶体管的源极与第四晶体管的漏极相连。

第五晶体管的漏极与第六晶体管的栅极相连，第五晶体管的栅极与第六晶体管的源极相连，第五晶体管的源极与第六晶体管的漏极相连。

第七晶体管的漏极与第八晶体管的栅极相连，第七晶体管的栅极与第八晶体管的源极相连，第七晶体管的源极与第八晶体管的漏极相连。

第九晶体管的漏极与第十晶体管的栅极相连，第九晶体管的栅极与第十晶体管的源极相连，第九晶体管的源极与第十晶体管的漏极相连。

第十一晶体管的漏极与电压输出端相连，第十一晶体管的栅极与第八晶体管的栅极相连，第十一晶体管的源极与第九晶体管的栅极相连。

第一电容一端与第一晶体管的漏极相连，一端与时钟信号clk2相连。

第三电容一端与第三晶体管的漏极相连，一端与时钟信号clk4相连。

第五电容一端与第五晶体管的漏极相连，一端与时钟信号clk2相连。

第七电容一端与第七晶体管的漏极相连，一端与时钟信号clk4相连。

第九电容一端与第九晶体管的漏极相连，一端与时钟信号clk2相连。

第十一电容一端与第十一晶体管的源极相连，一端与时钟信号clk1相连。

本实用新型相较于现有技术，具有以下的有益效果：

1、本实用新型的全N型四相位时钟电荷泵通过对最后一级输出电压进行采样，构造出四相位时钟电荷泵的阈值消除结构，实现了消除阈值损失一级提高电压转换效率的目的。

2、本实用新型的电荷泵属于DC－DC升压电路中的一种拓扑，主要用于提供EEPROM读写操作所需的高压。由于不使用电感，仅使用晶体管和电容，因此可以集成在芯片上。传统的全N型四相位时钟的电荷泵电路的输出级是一个二级管接法的晶体管，使输出电压损失了一个阈值电压，因此降低了升压效率。改进的全N型四相位时钟的电荷泵对输出级的电压进行采样，构造出阈值电压消除结构，从而解决了输出级的电压损失问题，提高了升压效率。

附图说明

图1为本实用新型实施例的一种全N型四相位时钟电荷泵的结构图。

图2为传统全N型四相位时钟电荷泵的结构图。

具体实施方式

下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。

实施例

如图1所示，一种基于薄膜晶体管的全N型四相位时钟电荷泵电路由驱动电路和控制电路构成，所述全N型四相位时钟电荷泵的信号包括电源输入端vdd，四个时钟信号输入端，一个接地端，一个输出端out。

所述驱动电路由第二晶体管m2、第四晶体管m4、第六晶体管m6、第八晶体管m8、第十晶体管m10、第二电容c2、第四电容c4、第六电容c6、第八电容c8、第十电容c10构成。第二晶体管m2的漏极与电源端VDD相连，栅极与第一晶体管m1漏极相连，源极与第四晶体管m4漏极相连。第四晶体管m4的漏极与第二晶体管m2的源极相连，栅极与第三晶体管m3漏极相连，源极与第六晶体管m6漏极相连。第六晶体管m6的漏极与第四晶体管m4的源极相连，栅极与第五晶体管m5漏极相连，源极与第八晶体管m8漏极相连。第八晶体管m8的漏极与第六晶体管m6的源极相连，栅极与第七晶体管m7漏极相连，源极与第十晶体管m10漏极相连。第十晶体管m10的漏极与第八晶体管m8的源极相连，栅极与第九晶体管m9漏极相连，源极与电压输出端Vout相连。第二电容c2一端与时钟信号clk1相连，一端与第二晶体管m2的源极相连。第四电容c4一端与时钟信号clk3相连，一端与第四晶体管m4的源极相连。第六电容c6一端与时钟信号clk1相连，一端与第六晶体管m6的源极相连。第八电容c8一端与时钟信号clk3相连，一端与第八晶体管m8的源极相连。第十电容c10一端与地信号端相连，一端与第十晶体管m10的源极相连。

所述控制电路由第一晶体管m1、第三晶体管m3、第五晶体管m5、第七晶体管m7、第九晶体管m9、第十一晶体管m11、第一电容c1、第三电容c3、第五电容c5、第七电容c7、第九电容c9、第十一电容c11构成。第一晶体管m1的漏极与第二晶体管m2的栅极相连，栅极与第二晶体管m2的源极相连，源极与电源端VDD相连。第三晶体管m3的漏极与第四晶体管m4的栅极相连，栅极与第四晶体管m4的源极相连，源极与第四晶体管m4的漏极相连。第五晶体管m5的漏极与第六晶体管m6的栅极相连，栅极与第六晶体管m6的源极相连，源极与第六晶体管m6的漏极相连。第七晶体管m7的漏极与第八晶体管m8的栅极相连，栅极与第八晶体管m8的源极相连，源极与第八晶体管m8的漏极相连。第一电容c1一端与第一晶体管m1的漏极相连，一端与时钟信号clk2相连。第三电容c3一端与第三晶体管m3的漏极相连，一端与时钟信号clk4相连。第五电容c5一端与第五晶体管m5的漏极相连，一端与时钟信号clk2相连。第七电容c7一端与第七晶体管m7的漏极相连，一端与时钟信号clk4相连。

传统全N型四相位时钟电荷泵的结构如图2所示，与传统全N型四相位时钟电荷泵相区别，在本实用新型中，增加了第九晶体管m9、第十一晶体管m11、第九电容c9以及第十一电容c11。其中，第九晶体管m9的漏极与第十晶体管m10的栅极相连，栅极与第十晶体管m10的源极相连，源极与第十晶体管m10的漏极相连。第十一晶体管m11的漏极与电压输出端Vout相连，栅极与第八晶体管m8的栅极相连，源极与第九晶体管m9的栅极相连。第九电容c9一端与第九晶体管m9的漏极相连，一端与时钟信号clk2相连。第十一电容c11一端与第十一晶体管m11的源极相连，一端与时钟信号clk1相连。

在本实施例中，本实用新型所提出的一种全N型四相位时钟电荷泵工作过程具体为：

初始时clk1为高电平，clk2为低电平，clk3为高电平，clk4为低电平。晶体管m1，m3，m5，m7，m9打开，电容c1，c3，c5，c7，c9被充电。晶体管m2的栅极与漏极电位相等，m4的栅极与漏极电位相等，m6的栅极与漏极电位相等，m8的栅极与漏极电位相等，m10的栅极与漏极电位相等；此时，clk1为高电平，clk2为低电平，clk3为低电平，clk4为低电平。晶体管m4打开，电荷从电容c2经过晶体管m4转移到电容c4。晶体管m8打开，电荷从电容c6经过晶体管m8转移到电容c8；此时，clk1为高电平，clk2为低电平，clk3为低电平，clk4为高电平。电容c3由于耦合作用，将晶体管m4的栅极电位抬升，晶体管m4完全打开，更多电荷从电容c2经过晶体管m4转移到电容c4。电容c7由于耦合作用，将晶体管m8的栅极电位抬升，晶体管m8完全打开，更多电荷从电容c6经过晶体管m8转移到电容c8。电容c7由于耦合作用，将晶体管m11的栅极电位抬升，晶体管m11打开，电荷从电容c10经过晶体管m11转移到电容c11，完成了对输出电压的采样。

初始时clk1为高电平，clk2为低电平，clk3为高电平，clk4为低电平。晶体管m1，m3，m5，m7，m9打开，电容c1，c3，c5，c7，c9被充电。晶体管m2的栅极与漏极电位相等，m4的栅极与漏极电位相等，m6的栅极与漏极电位相等，m8的栅极与漏极电位相等，m10的栅极与漏极电位相等；此时，clk1为低电平，clk2为低电平，clk3为高电平，clk4为低电平。晶体管m2打开，电荷从电源输入端vdd经过晶体管m2转移到电容c2。晶体管m6打开，电荷从电容c4经过晶体管m6转移到电容c6。晶体管m10打开，电荷从电容c8经过晶体管m10转移到电容c10；此时，clk1为低电平，clk2为高电平，clk3为高电平，clk4为低电平。电容c1由于耦合作用，将晶体管m2的栅极电位抬升，晶体管m2完全打开，更多电荷从电源输入端vdd经过晶体管m2转移到电容c2。电容c5由于耦合作用，将晶体管m6的栅极电位抬升，晶体管m6完全打开，更多电荷从电容c4经过晶体管m6转移到电容c6；电容c9由于耦合作用，将晶体管m10的栅极电位抬升，晶体管m10完全打开，更多电荷从电容c8经过晶体管m10转移到电容c10。

上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。