专利名称：灵活的抽取器的制作方法
技术领域：
本发明涉及数字信号处理领域，尤其涉及一种抽取器(decimator)。
背景技术：
数字滤波被在许多的领域中采用，例如，在测量系统、信源编码、回波消除等等中。一个比较普遍的滤波功能是十中抽一。
抽取器是一种合并采样为单个采样的设备。其典型地由一个电子硬件结构(专用集成电路ASIC，现场可编程门阵列FPGA等等)或者软件(数字信号处理DSP)组成，并且可被用于允许采样的任意环境中。该十中抽一功能典型地具有二个目标，即降低采样的数目和提高采样精度。
有时，十中抽一的边缘效应是很有用的性能，即它的低通特性。在采样之间快速的变化‘消失’或者最好是最终得到平衡。虽然该低通特性实际上是一个边缘效应，无需降低采样的数目，完成低通功能是可能的。
该抽取功能执行这个操作的方式是相对直截了当的。该采样被混合在一起和平均。精度提高是与平均该采样的扩展有关的。
在电子和软件环境中，上述的抽取是一个在许多的应用中使用的共享的功能。在这些领域中，一些因素典型地影响该抽取器，代表性地有输入样值比率、输出样值比率以及可容许的基片实际的状况(硬件)和时间(软件)。
有时这些因素难以满足。例如，可能发生该输入比率具有很大的动态范围，但是该输出不会随同其一起依比例决定。这样的一个例子可以在PLL中看到，这里该基准频率可以低到Hz范围，但是可高达10GHz。以当前的技术，以10GHz采样处理是不可行的，这样只有有限的处理，诸如计算是实际上可行的。虽然以功率和复杂性为代价，但是当前的技术高达大约1GHz可以正确地处理该过程。
对于采样一个很大的动态范围的结果暗示抽取器功能可以必然是灵活的。通常，在一个抽取器中的灵活性需要附加的硬件。
一个传统的抽取器是一个具有一组存储缓冲器的设备。简单形式的抽取器从十个二中抽一。一个单独的存储器存储第一个样值，其被增加给第二个样值去得出一个组合的样值。该第二个采样器使用一个更慢的采样率，以慢两倍的方式。这样的一个结构在图1中示出。
如果该电路需要扩大为三个采样，增加组合的一个外加存储器和一个附加加法器操作。这样一个方案在图2中示出，其举例说明3个十中抽一。该加法器操作可以在时间域中共享，但是随后需要多路复用硬件，其需要开销的。
图3示出一个不需要变化其采样率的抽取器。在此情况下，其一般难于共享加法器，除非该抽取器以比该系统时钟低得多的速率运行。
一个例如平均为128个样值的抽取器需要许多的具有上述结构的硬件。正如在图4中示出的，可能稍微地变化该结构，使得至少加法器级的数目是有限的。这个结构使用一个中间的综合值，其中每个样值被增加，并且在一个延迟之后再减去。因此，单个样值的作用仅仅是临时的，并且同时加法器的数目被限制在二个。如果这个结构被扩大为128个存储单元，加法器的数目并未增加。该结构允许高的支出采样率。在某些应用中这可能是重要的，虽然它们或许是很少的，不会使用采样率降低。但是，如果该数字部分不是100％可靠，该结构具有一个潜在的缺陷。例如，由于存在一个α粒子，存储单元可能改变，并且因此在存储器延迟线的内容和附加的积分器之间产生影响。这是不可避免的，并且只能以高附加硬件或者软件成本修复。该结构可以容易地扩展为许多级。
对于这个结构存在另一个问题，即该输出除法器。对于该划分最适合的表示是简单去除。因而，三进制的编码方案允许简单除以3。但是，大多数数字硬件是基于二进制编码，因此只简单去使用具有2的乘幂的除数，在那种情况下，该除法是一个简单的位移，其不耗费任意的硬件。大多数应用使用除以2的乘幂并且比率降低。这可以通过使用图1的电路作为重复的模块来实现，如图5所示。这个模块可以被重复去以二进制步长降低该采样率。
上述现有技术的结构取决于许多的因素，是对于特定的应用最有魅力的，并且不是非常容易被建立的。典型的设计因素是该设计试图用于该采样率和样本大小(字大小)的过程。微型控制器和DSP发现存储器的负载具有一个有魅力的和快速的循环的结构，存储器是低成本的。因此，在图4中示出的该结构的确是经常最有魅力的。在硬件中，存储器的成本一般是不可以忽略的，并且在图5示出的该结构将的确是经常更有魅力的。如果该字的尺寸是微细的，由于该总的硬件尺寸是很小的，甚至对于很大的十中抽一数，以在图1中示出的结构形式的硬件可能事实上是的确有魅力的。
但是，对于所有的三个结构，引进灵活性不是非常地简单的事。现有的挠性结构通常使用一种混合的方法，如图6所示。这个模块将通常被设计为使得N只能采取2的乘幂，这有些限制了该模块的复杂性。该结构此刻是论述的同样类型的结构，但是不随每单位2的比率改变，而是随其它的数N1、N2、N3等等。
相对共享的该结构具有两三个模块，一个论据举例说明这个方法的吸引力。即使这个结构，典型地要求该灵活性需要该组成的部分大量编程。通常，这是非常不引人注意的。
发明内容
按照本发明提供了一种供数字信号处理中使用的抽取器，包括一个输入线，用于接收一个序列的以第一采样率的输入样值；一个第一寄存器，用于积累输入样值，以便所述序列的阶(order)是一个大于一的预先确定数的乘幂；和一个控制单元，用于从第一寄存器以第二采样率输出样值。
在本发明的一个优选实施例中，还包括一个第二寄存器，用于积累输入样值，以便所述序列的阶不是所述预先确定的数的乘幂，并且其中所述第一寄存器积累输入样值，以便所述序列的阶是所述预先确定的数与在所述第二寄存器中当前的累加值结合的乘幂。虽然可以采用大于一的其他的数字，该优选的数字最好是2。
本发明还提供了一种以第一采样率，以一个输入样值序列的形式抽取一个输入信号的方法，包括积累输入样值，以便所述序列的阶是一个大于一的预先确定数的乘幂；和以第二采样率输出该积累的样值。
现在将参考伴随的附图仅通过举例来更详细地描述本发明，其中图1是现有技术抽取器的第一个实施例；图2是现有技术抽取器的第二个实施例；图3举例说明一个无需采样率降低，用于取3的十分之一的电路；图4示出一个去降低相加级的数目修改的结构；图5示出图1的电路用作一个重复的模块；图6示出一个使用混合方法灵活的抽取器；图7是本发明第一个实施例的方框图；图8是本发明第二个实施例的方框图；图9是本发明第三个实施例的方框图；图10是本发明第四个实施例的方框图；图11是本发明第五个实施例的方框图；图12示出一个按照本发明的自身自适应结构；图13示出一个本发明典型的应用；和图14示出另一个本发明典型的应用。
具体实施例方式
由于这些示出充分地举例说明本发明的基础的原理，该新颖的抽取器最好首先以数学的对等物解释。一个在M之上标准的抽取器将执行下列操作Output(N)=Σi=0M-1Input(N*M+i)M]]>这指的是该输出过程是比输入过程慢M倍，而且该输出是M样值过去的块的平均值。
对于一个抽取器去只处理多个等于2的乘幂的样值是简单的。这使得该除法等于一个简单的位移，其通常是更可取的。该抽取器的操作是去采集样值，直至达到2的乘幂为止(如1、2、4等等)，然后作为十中抽一的值保持该值。如果该值被采样，给出其值。如果无需已经存在一个输出样值达到下一个2的乘幂，该新的(大一些)2的乘幂被作为十中抽一的值保持。因此，每个样值实际上包括在输入样值新近的历史记录中很大数量的样值，以便样值的数目是2的乘幂。
该方法可以通过使用一个数学的递归表达式被格式化公式1Output(M)=[Σp=0NInput(p)]-[Σq=0M-1Output(q)*ns(q)]-[Σr=αNInput(r)]ns(M),]]>α=Σs=0Mns(j),ns(M)≤N-Σt=0M-1ns(t),ns(M)=2x,N-α<2x,x∈N]]>这个公式是相当复杂的，并且以其部分充分地论述。首先是抽取的求和Output(M)=[Σp=0NInput(p)]-[Σq=0M-1Output(q)*ns(q)]-[Σr=αNInput(r)]ns(M)]]>这设置该输出作为所有N个输入样值的总和，减去已经在该输出(乘用于校正权重的输出样值的一部分的输入样值的数目)上采样的所有的M个样值，减去还没有包含在该输出中的输入样值的一部分(最近很少的样值)的余数。
该公式可以通过移动该左侧至右边被重新排序，以获得一个稍微更简单和更数学的公式公式2O=[Σp=0NInput(p)]-[Σq=0MOutput(q)*ns(q)]-[Σr=αNInput(r)].]]>只要该抽取器记得所有的输入样值的求和减去已经离开该电路所有的该样值，减去仍然在某处处理的所有的样值，没有信息被丢失或者反复。没有信息被丢失的凭据具有某些无论在何种情况下用于校正价值的性质。
改写该相同的公式的另一个形式得出公式3Output(M)*ns(M)+[Σr=αNInput(r)]=[Σp=0NInput(p)]-[Σq=0M-1Output(q)*ns(q)]]]>其陈述当前的输出乘以样值的数目(作为不可分割的输出)，加上最近尚未‘十中抽一’的数据段，等于输入的全部的历史记录减去直到现在的该输出。这个公式对于实施本发明是最重要的。
其次，该部分在特定的输出样值中选择多少个样值，即α=Σs=0Mns(j),ns(M)≤N-Σt=0M-1ns(t),ns(M)=2x,N-α<2x,x∈N]]>还可以被改写为公式4α=Σs=0Mns(j),0≤N-Σt=0M-1ns(t),ns(M)=2x,N-α<2x,x∈N⇒]]>0≤N-α<2x,ns(M)=2x,x∈N,α=Σs=0Mns(j)]]>这使得在每个输出样值中的样值数(ns)等于适合的2的最大乘幂(对未处理的该余数仍然小于该数)。
该公式较好地解释实现本发明。但是，该公式存在几个具有重要性性质的方面。如果输入和输出样值采样率两者是这样的，即它们具有一个为2β的2乘幂的固定比率，用于相应的M个样值全部的该整数x将等于β。改述为，在每个输出样值中输入样值的数目将固定并且等于2β。如果输入和输出采样率两者是这样的，即它们具有一个固定比率，其不是2的乘幂，而是一个数γ，并且2β＜γ＜2β+1，在所有的输出样值中样值的数目将是或者2β或者2β+1。只有当该采样率彼此相比是可变时，在单个输出样值中样值的数目具有一个大于最大因素2的差异。这个因素2是在数2β和2β+1之间的差值。
从这些观察结果中，可以推断出多个派生的观测值。对于正常的过程，该采样率具有一个固定比率，其不是2的乘幂，该公式将导致一个随着2的因数而变化的采样间隔，其是在2β和2β+1之间的差值。人们期望该过程将使用某种重复取样的形式。该位置2β+1采样被求和，该重复取样比率将是2(β+1-2log(γ))≤2(β+1-β)＝2被一个因数还原的2。
如果该重复取样比率是高的，该采样率的降低仅得出有限的错误。取决于该精确误差特性(因此取决于馈送过程)，可以计算或者估算该误差特性。如果该比率变化迫使一个更大的采样比率与2相比较比值的变化，开发使人们对该相关的错误有所了解是比较简单的。
图7是基于以上所述的分析，本发明第一个实施例的方框图。该电路具有二个主要部分，即一个计数器10和移位指示器12组件和一个数据路径组件14，该计数器10和位移指示器12组件通常实施公式4，该数据路径组件14通常实施公式3。
该电路具有一个输入端，表示为in和一个起动信号线in-en。该后者对于输入的采样信号提供一个输出，表示为数据线out和启动线out-en。该后者是从一个外部电路进入该灵活的抽取器中的采样信号。
该电路具有几个寄存器，decimation_part 16、decimation_passed 18和decimation_divided 20。关键性的存储单元是该decimation_passed和dccimation_part寄存器。
该寄存器decimation_passed 18包含对于最近发生的采样所有积累的样值，其是2的乘幂，即20、21、22、24等等，或者1、2、4、8等等。
该寄存器decimation_part 16包含没有存储在decimation_passed寄存器18中所有积累的样值。因此，其内容可以是样值3或者样值5或者样值5加上样值6等等。
该寄存器decimation_passed 18包含该整个的积累的版本。但是，一个抽取器还应该按照在寄存器中积累的样值的数目分解其输出。包含decimation_passed的分解的版本的寄存器是寄存器decimation_divided 20。
该移位装置22执行该除法。由于电路工作在2的乘幂，一个简单的位移模块足以实施一个除法器。在达到上一次2的乘幂的一瞬间，由该模块shift_indicator 12保持的移位值是随计数器10的值而变的。
该计数器10对于每个到来的样值被增加一，并且对于在该输出上的每个样值被递减最近达到的2的乘幂。对于后者唯一的限制是，该计数器必须始终保持为正的。这指的是在该输出上的二个样值在彼此之后相对迅速地出现，可能导致仅一个递减，即针对第一个样值。
该&模块24、26、28是与门，通过使控制单元在该与模块的控制输入上放置一个0信号，所有的输出位可以被复位。以这种方法，与模块24复位该decimation_part寄存器，与模块26保证该decimation_passed寄存器被保持在相同的值(没有附加附加价值)上，以及与模块28复位该decimation_passed寄存器。
decimalion_part寄存器16始终被复位，除非当2的乘幂限制尚未达到的时候，存在一个输入样值，然后该样值必须被存储在decimation_part寄存器16中。
通过复位与模块26，decimation_passed寄存器18被始终保持稳定，除非存在一个有效的输入样值，并且2的乘幂限制达到。当该输出样值被采用的时候，该decimation_passed寄存器18被随与模块28复位。
在该存储器decimation_passed寄存器18中发现该第一个项Output(M)*ns(M)带有该ns(M)总是2的乘幂。
在该存储器decimation_part寄存器16中，可以发现第二个项Σr=αNInput(r)]]>可能出现在这二个组件中一个典型的内容序列将假定没有样值被从该输出中取出，如同下述
由于它们是2的乘幂，开头两个样值进入该decimation_passed寄存器。由于其不是2的乘幂，第三个样值进入该decimation_part寄存器中。
当然，在该输出上的该样值也可以出现在某些位置上，其彻底地改变该内容。该指示0指的是不采样，1指的是采样。
可以看出新的计数器位置现在是完全不同的。对于每个输出样值，该decimation_passed寄存器被注入该输出。因此，相对于先前的一个，每个接着的计数器位置是1较高的(1采样)减去在decimation_passed*(输出样值)中采样的数目。因此每当该输出被采样时，该计数器位置减少了在decimation_passed中采样的数目。
从这些列表中变得显而易见，与功能被用于重新设置该decimation_passed和decimation_part寄存器，以及能够从decimation_part寄存器增加额外的采样进入该decimalion_passed寄存器中。
这个方法相对于老的方法的主要优点是事实，即该外部采样率无需任何设置可以被独立于内在的处理而选择。通过在decimation_part、decimation_passed以及计数器的字长上增加足够的位可以获得一个很大的动态范围。每个2的因数在这些设备的每一个上增加一位。在老的设备中，该附加的硬件需要全部的寄存器。因此，在该新的解决办法中的该硬件是相对小的。这是花费更少的，以及功耗大的。去实现一个因数216的动态范围例如是相当简单的。该抽取器也对于任意外部采样率比值(输入/输出)运行，但是该比值本身甚至可以是动态的。
与可以源自于相同的公式的其他的电路相比，存在一些其他的参数使上述的解决方案相对地有益。样值仅被存储在一个存储器中。在硬件故障的情况下，这保证没有长系列的错误可能出现。这使得该设计实用。该计数器位置的查验是相当直截了当地去实施的，几乎与该数据路径的余部一样。移位算子与该内在的存储器分离，使得进行划分作为后处理代替并行更简单。该并行处理将需要在每个存储器上移动，并且从decimation_passed中取出。该后处理以移动的形式也得出该可能性，去执行对于该移动其它的操作。
对于许多的应用，抽取是一个合并样值的简单的问题，并且被用于划分的实际的数不是非常有关系的。事实上，如果该划分被以错误的数进行，按照某些增益因数该结果将完全是错误的。在输入和输出采样率具有一个固定比率的情况下，该固定比率不是2的乘幂，使用一个是2的乘幂固定的划分，在许多的应用中是十分满意的。因此，在该抽取器中每个样值的数值事实上等于可允许的极限值。因此，该设备将转变为如图8所示的更简单的电路。
该电路现在将只是综合来自输入的样值，并且给出该综合的值，未必具有正确的划分，而是具有一个近似正确的移位。因此，最大划分误差近似是2。
如果该划分误差太大，一个降低了复杂性的分频器可以适当地如图9所示。上述的分频器可能利用简单移位和增加运算符而建立，使得该最大误差被降低。在一个例子中，除以3可能具有一个移位，仅被作为除以2实施(增益误差1/6，信号太大)或者除以4(增益误差1/12，信号太小)。通过选择一个除以4和8的移位/增加组合，该结果将是3/8的加权，其剩余1/24的误差，其把以前的最大误差减半。当然，这个方法可以被扩大为拥有全部的标准分频器。如果该抽取器具有大量的抽取，上述的除法可以具有足够的时间被执行，该除法经常不是必需的。在这种情况下，该计数器10与一个分配指示符32有关。
在第一个公式中，由于其得出一个简单的以二进制移位的形式的分配，该基数始终是2的乘幂。事实上，如果该抽取被编码为多个BCD项，在BCD部分之上移位将得出一个10的划分。虽然该硬件是稍加复杂的，如果其比标准的二进制移位更有吸引力，上述的编码隐含地是有吸引力的。上述的编码适用于任意的基数，包括3(三重的编码)、4(其正好是2的乘幂)，5(五重的编码)等等。事实上，这个变化不会改变该方框图，而是只改变该编码内部的模块。
本发明其他的变异也是可允许的。当然，该方框图考虑到尽量多种的实施。在图10示出一个上述的变种，使用该移位部分和/或双倍的存储单元，尤其是作为第一个实施例的变种。
在这个实施例中，存在一个移位34内部抽取存储器环。这个方框图在该存储器中具有二个移位(为了保持正确的附加)。但是，缺点是需求附加硬件(二个移位器而不是一个)，以及针对定时较小的余量。
另一个具有冗余数据的实施例在图11中示出。该decimation_part216现在是以前的decimation_part(因此所有的样值还不是最后的抽取的一部分)和该最后的抽取声波定位的总和。每次该抽取的数据被取出，decimation_passed的内容被从decimation_part2中减去。虽然该硬件是稍微更复杂(一个较少与级)，该数据冗余性使该解决方案不如以前的实施例。
本发明实际上是一个自动的自适应结构，如图12所示，其不需要任何设置。这个模块使其输出率适应尽可能去匹配外部限定的采样率(取样间隔M*T)。这个结构可被用于二个共用的情况。第一个在图13示出。在这个附图中，该输入率和输出率是难相关的。
图14示出另一个按照本发明的抽取器典型的应用。在输入上的采样率是通过独立过程产生的，使得在取样间隔之间的比率是不清晰的。在这种情况下，该采样率甚至可以具有一个分数的关系。
对于一个本领域技术人员来说是显而易见的，无需脱离附加的权利要求的范围，对本发明进行许多另外的改变是可能的。
权利要求
1.一种供数字信号处理中使用的抽取器，包括一个输入线，用于接收一个序列的第一采样率的输入样值；一个第一寄存器，用于积累输入样值，以便所述序列输入样值的阶(order)是一个大于一的预先确定数的乘幂；和一个控制单元，用于从所述第一寄存器以第二采样率输出样值。
2.根据权利要求1的抽取器，进一步包括一个第二寄存器，用于积累输入样值，以便所述序列的阶不是所述预先确定的数的乘幂，并且其中所述第一寄存器积累输入样值，以便所述序列的阶是所述预先确定的数与在所述第二寄存器中当前的累加值结合的乘幂。
3.根据权利要求2的抽取器，进一步包括一个加法器，用于组合所述第二寄存器的当前的累加值与所述输入样值，以便所述序列的阶是所述预先确定的数的乘幂。
4.根据权利要求3的抽取器，进一步包括一个计数器，当每个输入样值被收到时所述计数器的值增加，当一个样值被输出时，所述计数器的值减去一个数，该数等于最近达到的所述预先确定的数的乘幂，所述计数器控制传送样值给所述第一和第二寄存器。
5.根据权利要求4的抽取器，包括一个用于控制访问所述第一寄存器的第一逻辑单元，所述第一逻辑单元是由所述控制单元控制的。
6.根据权利要求5的抽取器，其中所述第一逻辑单元是一个与门。
7.根据权利要求5的抽取器，进一步包括一个用于控制访问和重新设置所述第二寄存器的第二极逻辑单元，所述第二极逻辑单元是由所述控制单元控制的。
8.根据权利要求7的抽取器，其中所述第二极逻辑单元是一个与门。
9.根据权利要求7的抽取器，进一步包括一个用于重新设置所述第一寄存器的第三逻辑单元，所述第三逻辑单元是由所述控制单元控制的。
10.根据权利要求8的抽取器，其中所述第三极逻辑单元是一个与门。
11.根据权利要求9的抽取器，进一步包括一个第二加法器，该加法器具有分别接收所述第二和第三逻辑单元输出的输入端和一个连接到所述第一寄存器的输入端的输出端。
12.根据权利要求4的抽取器，进一步包括一个用于分配所述输出样值的除法器。
13.根据权利要求12的抽取器，其中所述除法器包括一个由所述计数器控制的移位单元。
14.根据权利要求13的抽取器，进一步包括一个从所述移位单元接收和存储分配的样值，准备以所述第二采样率输出的输出寄存器。
15.如在权利要求1至14的任何一个的抽取器，其中所述预先确定的数字是2。
16.如在权利要求1至14的任何一个的抽取器，其中第一和第二采样率是相同的。
17.如在权利要求1至14的任何一个的抽取器，其中第一和第二采样率是不同的。
18.一种以第一采样率，以一个输入样值序列的形式抽取一个输入信号的方法，包括积累输入样值，以便所述序列的阶是一个大于一的预先确定数的乘幂；和以第二采样率输出该积累的样值。
19.根据权利要求18的方法，进一步积累输入样值，以便所述序列的阶不是所述预先确定的数的乘幂，并且组合所述序列的阶是所述预先确定的数字的乘幂的所述输入样值，与所述序列的阶不是所述预先确定数字的乘幂的输入样值的当前累加值。
20.根据权利要求19的方法，所述当前的累加值被增加给所述输入样值，以便所述序列的阶是所述预先确定的数字的乘幂。
21.根据权利要求20的方法，进一步包括当接收一个新的输入样值的时候，保持接收的输入样值的运行计算和所述计算的值增加，和当一个样值被输出时，所述计数器的值减去一个数，该数等于最近达到的所述预先确定的数的乘幂以及基于所述运行计算控制所述输入样值的累积。
22.根据权利要求21的方法，此外其中在被输出之前，该输出样值被除以一个等于构成该输出样值的样值数目的数字。
23.根据权利要求22的方法，其中所述除法被作为一个移位运算执行。
24.如在权利要求18至23的任何一个的抽取器，其中所述预先确定的数字是2。
25.如在权利要求18至23的任何一个的抽取器，其中第一和第二采样率是相同的。
26.如在权利要求18至23的任何一个的抽取器，其中第一和第二采样率是不同的。
全文摘要
一个供数字信号处理中使用的抽取器具有一个输入线和一个第一寄存器，输入线用于接收一个以第一采样率的输入样值序列，第一寄存器用于积累输入样值，以便在该序列中的阶是一个预先确定的大于一的数的乘幂。一个控制单元用于从第一寄存器以第二采样率输出样值。典型地，积累输入样值，以便在该序列中的阶不是该预先确定的数的乘幂，使得该第一寄存器积累输入样值，以便所述序列的阶是预先确定的数与在该第二寄存器中当前的累加值相结合的乘幂。
文档编号H03H17/02GK1489036SQ0310183
公开日2004年4月14日 申请日期2003年1月22日 优先权日2002年1月22日
发明者罗伯特斯·劳伦丘斯·范德瓦尔克, 约翰内斯·赫尔曼纳斯·阿洛伊修斯·德赖卡, 斯 赫尔曼纳斯 阿洛伊修斯 德赖卡, 罗伯特斯 劳伦丘斯 范德瓦尔克 申请人:卓联半导体股份有限公司