专利名称：一种可以独立调整一信号的上升与下降边界时间的电路的制作方法
技术领域：
本发明是一种关于输入缓冲电路，尤指一种可以独立调整一信号的上升与下降边界时间的电路。
背景技术：
大多数输入到积体电路(integrated circuit，IC)装置的输入信号必须经过的信号调整(signal conditioning)处理。请参阅图一，表示一IC装置10。在这个极简化的系统中，一输入接收装置10外部的针脚所输入的输入信号SIGNAL 14。一输入电路，也被称为输入缓冲电路，在IC装置10由反相器I1 22与反相器I2 26组成。区间信号SIGNAL_IC 18，由输入信号SIGNAL 14经输入电路后所产生。
反相器I1 22与反相器I2 26都由电晶体(transistor)装置所构成。这些电晶体装置，图上未示，要求一小段时间来转换状态。这些转换时间被称为延迟时间或是边界延迟时间。图一的时间安排图表示典型SIGNAL 14与SIGNAL_IC 18的波形。SIGNAL 14从低态到高态的转变产生一上升边界(rising edge)。SIGNAL_IC 18跟着这个上升边界，因此会有相似的上升边界。电路中在SIGNAL 14与SIGNAL_IC 18间的时间延迟被定义为上升边界时间延迟(rising edge time delay)，表示成Tr。同理，下降边界时间延迟(falling edge time delay)，表示成Tf。
在许多输入电路的运用中，边界时间延迟是一个极重要的参数。特别是在如非同步(asynchronous)装置或双数据速率(double data rate，DDR)动态随机存取记忆体(Dynamic Random Access Memory，DRAM)装置的系统中，装置的重要操作就是边界转换的时间。这就是说，上升边界时间延迟与下降边界时间延迟需要被小心地控制。本发明更重要的考量是必需独立控制上升边界时间延迟Tr与下降边界时间延迟Tf。传统利用缓冲器电路并不十分适合用来提供独立边界延迟控制。许多适合这个简单反相器电路的边界延迟的控制方法在该领域已众所周知。然而，这些方法不能做到使上升边界时间延迟与下降边界时间延迟能够独立地被改变。举例来说，企图增加下降边界时间延迟不是会造成上升边界时间延迟下降，就是使上升边界时间延迟上升。
数个先前与输入缓冲器边界延迟相关的方法与电路的发明有如美国专利案号6,294,939由McClure先生所述的一种用以作为资料输入缓冲的方法与电路。利用不同的路径来增加或是减低边界传导(propagation)。然而，这个电路被设计成从输入资料中滤出杂讯，而且上升与下降延迟被设计成相等。美国专利案号6,313,681由Yoshikawa先生所揭露的一多变化的延迟电路，一延迟元件包括有一竞争器(competitor)，被用在每一个正延迟路径(positive delay path)及负延迟路径(negative delay path)中。美国专利案号6,069,511由Mohan先生所揭露的方法与电路中，藉由变化率(slew rate)控制信号上升/下降时间。
发明内容
本发明的主要目的是提供一种有效率及可大量制造的电路，以独立控制一信号的上升及下降延迟边界时间安排。
本发明的次要目的是提供一种电路，包括有用来上升或下降边界的延迟独立延迟元件。
本发明的又一目的是利用不同的反向器组，以达到控制上升或下降边界延迟。
本发明的另一目的在于利用增加反相器、增加电容或是反相器间的不平衡尺寸来控制一反相器组中的延迟值。
本发明的再一目的在于提供一种结合上升延迟信号及下降延迟信号到普通延迟输出信号的装置。
为达上述目的，本发明提供一种可独立控制一信号的上升及下降延迟边界时间的电路。该电路首先包括有一第一延迟元件及一第二延迟元件。每一延迟元件都有一输入及一输出。其次包括有一逻辑及函数(AND function)，具有两输入及一输出，该逻辑及函数的一个输入连接到输入信号，另一个输入连接到该第一延迟元件的输出。该逻辑及函数的输出由一上升延迟信号所组成，在输入信号的上升边界及上升延迟信号的上升边界之间有一受控制的上升边界延迟。最后包括一逻辑或函数(OR function)，有两个输入及一个输出。其中一个输入连接到输入信号，另一输入连接到该第二延迟元件的输出。该逻辑或函数的输出由一下降延迟信号所组成，在输入信号的下降边界及下降延迟信号的下降边界之间有一受控制下降边界延迟。实现一种结合上升延迟信号及下降延迟信号到一普通延迟输出信号的装置。
为达上述目的，本发明提供一种可独立控制一信号的上升及下降延迟边界时间的方法。该方法包括有首先根据一输入信号产生一第一延迟信号，根据该输入信号产生一第二延迟信号，第一延迟信号及第二延迟信号的产生是利用不同的反相器组。根据该输入信号及第一延迟信号产生一逻辑及信号。该逻辑及信号由一上升延迟信号所组成，该上升延迟信号在输入信号的上升边界及上升延迟信号的上升边界之间有一受控制上升边界延迟。最后，根据该输入信号及第二延迟信号产生一逻辑或信号。该逻辑或信号由一下降延迟信号所组成，该下降延迟信号在输入信号的下降边界及下降延迟信号的下降边界之间有一受控制下降边界延迟。
图1是为输入缓冲电路的先前技术说明图；图2是为本发明的可独立控制一信号的上升及下降延迟边界时间的一较佳实施例；图3是为本发明的延迟元件的一具体实施例；图4是为利用反相器的不平衡电晶体比例做成的延迟元件；图5是为利用额外的反相器做成的一延迟元件；图6是为利用节点电容器做成的一延迟元件；图7及图8是为本发明的装置的结合上升延迟信号及下降延迟信号到一普通延迟输出信号装置的一具体实施例；具体实施方式
本发明的较佳实施例揭露一种可独立控制一信号的上升及下降延迟边界时间的电路。更进而揭露改变每一独立延迟元件的延迟时间的技术。最后揭露一种结合上升延迟信号及下降延迟信号到一普通、延迟输出信号装置的具体实施例。很明显的，熟悉本发明技艺的人士可以运用及延伸本发明，这些并不脱离本发明的权利要求范围。
请参阅图2，此为本发明的一较佳实施例，表示本发明的数个重要特征将在以下详细叙述。本发明包括有一电路30，可独立控制一输入信号50的上升及下降延迟边界的时间安排。该电路30更包括有一第一延迟元件34及一第二延迟元件38。每一第一延迟元件34及一第二延迟元件38都有一输入及一输出。每一延迟元件的输入连接到一普通输入信号输入信号50。
本发明的一重要特征在于两个延迟元件34、38提供两个独立延迟路径给传导(propagation)信号输入信号50。第一延迟元件34固定延迟T1后，产生输出DR 54。时间的安排图表示本发明电路的典型运转状态。输入信号，输入信号50表示由低态到高态的转换，接着再由高态到低态。该第一延迟输出DR 54反映输入信号50的运转状态，但包括一用以包括上升及下降边界的固定T1延迟。第二延迟元件38延迟固定T2后，产生输出DF 58。时间的安排图表示DF 58信号的典型运转状态。该第二延迟输出DF 58反应输入信号50的运转状态，但包括一用以包括上升及下降边界的固定T2延迟。更进一步，既然T1及T2是相互独立的，就可以选择不同的延迟值，如图所示。
其次，本发明另一重要特征在于一逻辑及函数42，逻辑及函数42包括有两个输入及一个输出，其中一个输入连接到输入信号输入信号50，另一个输入第一延迟元件输出DR 54。逻辑及函数42的输出由一RISE-DELAYED信号62所组成。请参阅时间安排图，上升延迟信号62在输入信号50的上升边界及上升延迟信号62的上升边界间有一受控制的上升边界延迟T1。逻辑及函数42将上升边界延迟T1只运用在上升延迟信号62的输出。输出上升延迟信号62的下降边界由输入信号50调整，假设逻辑及函数42所产生的延迟够小，而可以忽略。
最后，本发明又一重要特征在于一逻辑或函数46，逻辑或函数46包括有两个输入及一个输出，其中一个输入连接到输入信号输入信号50，另一个输入第二延迟元件输出DF 58。逻辑或函数46的输出由一下降延迟信号66所组成。如时间安排图所示，逻辑或函数46使在DF 58的下降边界延迟T2由输出下降延迟信号66所调整。DF 58的上升边界延迟T2可以被忽略，下降延迟信号66在输入信号50的下降边界及下降延迟信号66的下降边界间有一受控制的下降边界延迟T2。
这个电路特别适合于输入缓冲及记忆体或是其它数位控制信号的调整(conditioning)。特别是用在DDR DARM装置的控制信号，可以是本发明电路的最佳实施状况。绘图控制器或是其它的DRAM装置如EDO或SDRAM也可经由这输入调整而受益。
请参阅图3，此为本发明的延迟元件的一较佳具体实施例。图3中的电路30，表示用来实现图2中延迟元件34及38反相器组较佳的使用方式。图3中电路的其它元件跟图2的是一样的。请再参阅图3中的电路30，第一延迟元件34由一反相器组所构成，在这里包括有六个反相器，表示成I1 71到I6 76。第二延迟元件38由另一反相器组所构成，在这里包括有六个反相器，表示成I7 77到I12 82。本较佳实施例揭露的反相器组是使用六个反相器，当然，其它任何数字的反相器组也同样可以实施。主要的概念是在输入信号50及输出DR 54、DF 58间提供两个实际上够长的独立延迟。
由一反相器组构成的延迟元件观念也许可以延伸在许多方面。请参阅图4，第一延迟元件34及第二延迟元件38可以在一反相器组中使用不平衡电晶体比例，以指定其延迟值。假如积体电路装置的制造是采用CMOS制程，则每一个I1到I12的反相器包括有一对的电晶体，特别是指一个NMOS电晶体及一PMOS电晶体。因为在NMOS及PMOS装置体积材质不同的迁移率，通常PMOS电晶体比NMOS电晶体的体积大。举例来说，假如比例调到2∶1，则宽度3微米、长度1微米的NMOS电晶体就会要求宽度6微米、长度1微米的PMOS电晶体，以达到平衡转换。在名义上2∶1的比例下，反相器将对称地转换，并且在升及下降的转换过程中得到相同的延迟。
在此实施例中，第一延迟元件的最后两个反相器I5 75及I6 76包括有不平衡电晶体对。反相器I5 75的NMOS W/L比PMOS W/L比大约为1∶20。反相器I6 76的NMOS W/L比PMOS W/L比大约为20∶1。结合不平衡的反相器I5 75及I6 76使DR 54的上升边界转换大致可以放慢。在这个方法，第一延迟34可以指定一特别慢的上升边界转换。同理，第二延迟元件的最后两个反相器I11 81及I12 82可以包括一特定比例，用以减缓下降边界转换。
请参阅图5，图5表示可以增加延迟元件延迟的第二种方法。在这个方法中，额外在六个反相器I91到I96延迟元件中，增加两个反相器I7 116及I8 120。这个观念可以延伸到增加任何数目的反相器到既有的反相器组中，以指定第一延迟或是第二延迟路径所需要的延迟时间。请参阅图6，图6表示可以增加延迟元件延迟的第三种方法。在这个实施例中，电容器C1 104到C3 112被加到反相器串的节点中。，由于电晶体匣极和接面，这个电容器加到寄生电容。这个附加的电容负载延迟反相器转换，并且增加延迟到从输入信号50到信号输出输出信号100的路径中。
请参阅图7及图8。此为本发明一种结合上升延迟信号240及下降延迟信号244到一普通延迟输出信号装置的一较佳实施例。本实施例为本发明新观念的一个延伸，并且提供一额外的好处。该电路200首先包括有图2较佳实施例的元件，特别是使用一第一延迟元件210，及一第二延迟元件214。每一延迟元件指连接到一普通输入信号输入信号220。其次，使用一逻辑及函数232。逻辑及函数232的一个输入连接到输入信号220，另一个输入连接到第一延迟元件210的输出DR 224。逻辑及函数232的输出由一上升延迟信号240所组成，在输入信号220的上升边界及上升延迟信号240的上升边界间有一被控制的上升边界延迟T1。最后，使用一逻辑或函数236。逻辑或函数236一个输入连接到输入信号220，另一个输入连接到第二延迟元件的输出DF 228。逻辑或函数236的输出包括有一下降延迟信号244，在输入信号220的下降边界及下降延迟信号244的下降边界间有一受控制的下降边界延迟T2。
最重要的是，一种结合上升延迟信号240及下降延迟信号244的装置被加入电路200。这个结合装置由一闩252所组成，特别是一种结合反相器I1 248的S-R闩(latch)252。本发明的这个具体实施例表现了一个延伸的新观念运用两个延迟元件210及214及逻辑匣232及236。上升延迟信号240及下降延迟信号244可依较佳延迟时间结合成一输出信号256。特别的，S-R闩252的设定(Set)连接到上升延迟信号240，S-R闩252的重置(Reset)经由反相器I1 248连接到下降延迟信号244。S-R闩252输出输出信号256。对熟悉该技艺人士而言，有许多技术可以达成结合延迟信号。使用S-R正反器只是一种结合信号的范例。
请参阅图8，如图7所示的时间安排图。输入信号200、第一延迟元件输出DR 224、上升延迟信号、第二延迟元件输出DF 288及下降延迟信号244的时间安排就跟图2所示一样。然而，更多了输出信号信号256的时间安排图。因为独一无二的配置，电路200保证上升延迟信号240及下降延迟信号244可能的结合状态有“00”、“01”及“11”三种。“10”状态是不可能的。由于下降延迟信号244使用反相器I1 248，所以可能的S-R状态有“01”、“00”及“10”，而S-R闩将保证输出信号信号256有上升边界延迟T1及下降边界延迟T2，如图所示。
对本发明的优点作一个总结。本发明实现一个有效率且可大量制造的电路，该电路可独立控制一信号的上升及下降延迟边界时间安排。该电路使用独立延迟元件以建立上升边界及下降边界延迟。上升及下降延迟可以经由不同的反相器组达到控制的目的。反相器组的延迟可以藉由增加反相器、增加电容器及使用不平衡电晶体尺寸来指定。最后，实现一种结合上升延迟信号及下降延迟信号到一普通延迟输出信号的装置。
如具体实施例所示。可独立控制一信号上升及下降延迟边界的新电路提供一种有效率的新选择。
以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明的实施范围，凡依本发明所作的均等变化与修饰，皆为本发明专利范围所含盖。
图号说明10-IC装置 14-输入信号18-区间信号22 26-反相器30-电路34-第一延迟元件38-第二延迟元件42-逻辑及函数46-逻辑或函数 50-输入信号54-第一延迟元件输出DR 58-第二延迟元件输出DF62-上升延迟信号66-下降延迟信号71-82-反相器 91-100-反相器116 120-反相器 104 108 112-电容器200-电路 210-第一延迟元件214-第二延迟元件 220-输入信号224-第一延迟元件的输出DR 228-第二延迟元件的输出DF232-逻辑及函数 236-逻辑或函数240-上升延迟信号 244-下降延迟信号248-反相器 252-闩256-输出信号
权利要求
1.一种电路，可独立控制一信号上升及下降延迟边界时间安排，其特征在于该电路包括有一第一延迟元件及一第二延迟元件，每一延迟装置都有输入及输出，其中该输入的每一连接到一普通输入信号。一逻辑及函数，有两输入及一输出，其中一输入连接到该输入信号，另一输入连接到该第一延迟元件的输出；该逻辑及函数的输出由一上升延迟信号所组成，在该输入信号的上升边界及该上升延迟信号的上升边界之间有一受控制上升边界延迟；以及一逻辑或函数，有两输入及一输出，其中一输入连接到该输入信号，另一输入连接到该第二延迟元件的输出；该逻辑或函数的输出由一下降延迟信号所组成，在输入信号的下降边界及该下降延迟信号的下降边界之间有一受控制下降边界延迟。
2.如权利要求1所述的电路，其特征在于其中该输入信号包括一用以控制数位电路装置的一控制信号。
3.如权利要求1所述的电路，其特征在于其中该第一及第二延迟元件由不同的一反相器组所组成。
4.如权利要求3所述的电路，其特征在于其中该反相器组节点中更包括有电容性负载。
5.如权利要求3所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在每一该反相器组中有不同数量的反相器。
6.如权利要求3所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在该反相器组中，PMOS对NMOS的不平衡率。
7.如权利要求1所述的电路，其特征在于更包括一种结合该上升延迟及该下降延迟信号到一普通延迟输出信号的装置。
8.如权利要求7所述的电路，其特征在于其中该装置包括有，有设定(Set)、重置(Reset)、输出(output)的一闩(latch)；其中该上升延迟信号连接到该设定端，下降延迟信号连接到该重置端，延迟输出信号连接到输出。
9.一种电路，可独立控制一信号上升及下降延迟边界时间安排，其特征在于该电路包括有一第一延迟元件及一第二延迟元件，每一延迟装置都有输入及输出，该输入的每一连接到一普通输入信号，其中每一延迟元件由不同的一反相器组所组成。一逻辑及函数，有两输入及一输出，其中一输入连接到该输入信号，另一输入连挡到该第一延迟元件的输出；该逻辑及函数的输出由一上升延迟信号所组成，在该输入信号的上升边界及该上升延迟信号的上升边界之间有一受控制上升边界延迟；以及一逻辑或函数，有两输入及一输出，其中一输入连接到该输入信号，另一输入连接到该第二延迟元件的输出；该逻辑或函数的输出由一下降延迟信号所组成，在输入信号的下降边界及该下降延迟信号的下降边界之间有一受控制下降边界延迟。
10.如权利要求9所述的电路，其特征在于其中该输入信号包括一用以控制数字电路装置的一控制信号。
11.如权利要求9所述的电路，其特征在于其中该反相器组节点中更包括有电容性负载。
12.如权利要求9所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在每一该反相器组中有不同数量的反相器。
13.如权利要求9所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在该反相器组中，PMOS对NMOS的不平衡率。
14.如权利要求9所述的电路，其特征在于更包括一种结合该上升延迟及该下降延迟信号到一普通延迟输出信号的装置。
15.如权利要求14所述的电路，其特征在于其中该装置包括有，有设定(Set)、重置(Reset)、输出(output)的一闩(latch)；其中该上升延迟信号连接到该设定端，下降延迟信号连接到该重置端，延迟输出信号连接到输出。
16.一种方法，可独立控制一信号上升及下降延迟边界时间安排，其特征在于该方法包括有根据一输入信号产生一第一延迟信号；根据该输入信号产生一第二延迟信号；其中该第一延迟信号及该第二延迟信号是由不同的反相器组产生；根据该输入信号及该第一延迟信号产生一逻辑及信号，其中该逻辑及信号由一上升延迟信号所组成，该输入信号的上升边界及该上升延迟信号的上升边界之间有一受控制上升边界延迟；以及根据该输入信号及该第二延迟信号产生一逻辑或信号，其中该逻辑或信号更包括有一下降延迟信号，该输入信号的下降边界及下降延迟信号的下降边界之间有一受控制下降边界延迟；
17.如权利要求16所述的方法，其特征在于其中该输入信号包括一用以控制数位电路装置的一控制信号。
18.如权利要求16所述的方法，其特征在于其中该反相器组节点中更包括有电容性负载。
19.如权利要求16所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在每一该反相器组中有不同数量的反相器。
20.如权利要求16所述的电路，其特征在于其中该受控制的上升及下降边界延迟更包括有不同数字，以决定在该反相器组中，PMOS对NMOS的不平衡率。
全文摘要
一种可以独立调整一信号的上升与下降边界时间的电路，该电路首先包括有一第一延迟元件及一第二延迟元件，每一延迟装置都有一输入及一输出，每一输入连接到一普通输入信号。其次，一逻辑及函数，有两输入及一输出，其中一输入连接到输入信号，另一输入连接到该第一延迟元件的输出；该逻辑及函数的输出由一上升延迟信号所组成，在输入信号的上升边界及上升延迟信号的上升边界之间有一受控制上升边界延迟；最后，一逻辑或函数，有两输入及一输出，其中一输入连接到输入信号，另一输入连接到该第二延迟元件的输出；该逻辑或函数的输出由一下降延迟信号所组成，在输入信号的下降边界及下降延迟信号的下降边界之间有一受控制下降边界延迟。并且揭露一种结合上升延迟信号及下降延迟信号到一普通延迟输出信号的装置。
文档编号H03K5/15GK1617447SQ20031011437
公开日2005年5月18日 申请日期2003年11月14日 优先权日2003年11月14日
发明者夏濬 申请人:钰创科技股份有限公司