用于生成时钟信号的系统的制作方法
【专利摘要】一种用于生成时钟信号的系统，包括锁相回路(PLL)和电压存储电路。PLL包括基于控制电压生成时钟信号的压控振荡器(VCO)。电压存储电路包括单位增益放大器(UGA)和第一、第二和第三开关。在PLL从运行模式转变到停止模式之前，第一开关连接UGA的输入端和VCO的输入端以采样控制电压。当PLL处于停止模式时，第二开关连接UGA的输入端和输出端以存储所采样的控制电压。当PLL从停止模式转变到运行模式时，第三开关连接UGA的输出端和低通滤波器(LPF)的输入端以将所存储的控制电压提供到LPF。
【专利说明】用于生成时钟信号的系统
【技术领域】
[0001]本发明通常涉及锁相回路(PLL)电路，更具体地说，涉及在锁相回路(PLL)电路中减少锁定重获时间。
【背景技术】
[0002]集成电路，例如微处理器、微控制器单元(MCU)、片上系统(SoC)以及专用集成电路(ASIC)被广泛用于便携式设备，包括个人数字助理(PDA)、平板设备以及无线通信设备。这些设备使用基于输入参考信号生成时钟信号的锁相回路(PLL)。该时钟信号具有与输入参考信号的相应的相位和频率成正比的相位和频率。在集成电路(IC)中，由PLL生成的时钟信号被用作用于内部电路的同步操作的时钟信号。
[0003]图1示出了常规PLLlOO的示意框图。PLL100包括压控振荡器(VCO) 102、分频器104、相位-频率检测器(PFD) 106、电荷泵108和低通滤波器(LPF) 110。VC0102基于控制电压Vetrt生成具有频率f；ut的时钟信号。PFD106通过分频器104连接到VC0102，并将时钟信号的相位与输入参考信号的相位进行比较以基于检测到的相位差生成误差信号。分频器104提供时钟信号的若干分之一给PFD106。电荷泵108连接到PFD106和VC0102。电荷泵108接收误差信号并生成电荷泵电流。连接在电荷泵108和VC0102之间的低通滤波器110接收电荷泵电流，并生成控制电压Vetri，其随后被提供给VC0102，VC0102又生成具有频率f；ut的时钟信号。
[0004]由PLL100生成的时钟信号被作为时钟信号提供给IC(未示出)。IC往往需要在低电源电压下工作以消耗尽可能少的电池电力，因此在非活跃的时段期间，经常从运行模式切换到停止模式。在IC中提供唤醒电路以将IC从停止模式切换到运行模式。当IC进入停止模式时，PLL10关断；当IC从停止模式唤醒并进入运行模式时，PLL100启动。在启动后，PLL100花费有限的时间来达到锁定频率fwt (被称为PLL锁定重获时间)。PLL锁定重获时间增加了唤醒时间(IC所用于从停止模式转变到运行模式的时间)。当IC执行时间关键的应用时，长的唤醒时间是不期望的，而短的唤醒时间特别有用。
[0005]因此，获得具有快速PLL锁定重获时间的PLL将是有利的。
[0006]概述
[0007]根据本公开的一个实施例，提供了一种用于生成时钟信号的系统，包括:
[0008]锁相回路(PLL)，包括:
[0009]相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号；
[0010]电荷泵，被连接到所述PFD并基于所述误差信号生成电荷泵电流；
[0011]低通滤波器(LPF)，具有被连接到所述电荷泵的输入端，以用于基于所述电荷泵电流生成控制电压；
[0012]压控振荡器(VCO)，连接到所述LPF的输出端，其生成具有与所述控制电压成比例的频率的所述时钟信号；以及
[0013]分频器，连接在所述VCO和所述PFD之间，通过调节所述时钟信号的频率生成所述反馈信号；以及
[0014]电压存储电路，包括:
[0015]单位增益放大器(UGA)，具有输入端和输出端；
[0016]第一开关，连接在所述UGA的所述输入端和所述LPF的所述输出端之间，用于当所述PLL处于停止模式时，将所述UGA的所述输入端与所述LPF的所述输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的所述输入端和所述LPF的所述输出端以用于对于第一预定时段采样所述控制电压；
[0017]第二开关，连接在所述UGA的输出端和输入端之间，用于当所述PLL处于所述运行模式时，断开所述UGA的输出端和输入端，以及当所述PLL处于所述停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端以存储所采样的控制电压；以及
[0018]第三开关，连接在所述UGA的输出端和所述LPF的输入端之间，用于当所述PLL处于所述停止模式时，将所述UGA的输出端与所述LPF的输入端断开，以及当所述PLL从所述停止模式转变到所述运行模式时，连接所述UGA的输出端和所述LPF的输入端以在第二预定时段提供所存储的控制电压到所述LPF的输入端。
[0019]根据本公开的另一个实施例，提供了一种用于生成时钟信号的系统，包括:
[0020]锁相回路(PLL)，包括:
[0021]相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号；
[0022]电荷泵，连接到所述PFD，基于所述误差信号生成电荷泵电流；
[0023]低通滤波器(LPF)，具有被连接到所述电荷泵的输入端，用于基于所述电荷泵电流生成控制电压；
[0024]压控振荡器(VCO)，连接到所述LPF的输出端，生成具有与所述控制电压成比例的频率的所述时钟信号；以及
[0025]分频器，连接在所述VCO和所述PFD之间，通过调节所述时钟信号的频率生成所述反馈信号；以及
[0026]电压存储电路，包括:
[0027]单位增益放大器(UGA)，具有输入端和输出端；
[0028]第一开关，连接在所述UGA的输入端和所述LPF的输出端之间，用于当所述PLL处于停止模式时，将所述UGA的输入端与所述LPF的输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的输入端和所述LPF的输出端以用于对于第一预定时段采样所述控制电压；
[0029]第二开关，连接在所述UGA的输出端和输入端之间，用于当所述PLL处于所述运行模式时，断开所述UGA的输出端和输入端，以及当所述PLL处于所述停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端以存储所采样的控制电压；
[0030]电压倍增器，连接到所述UGA的输出端以用于基于所述时钟信号的预定频率调节所存储的控制电压；以及
[0031]第三开关，连接在所述电压倍增器的输出端和所述LPF的输入端之间，用于当所述PLL处于所述停止模式时，将所述电压倍增器的输出端与所述LPF的输入端断开，以及当所述PLL从所述停止模式转变到所述运行模式时，连接所述电压倍增器的输出端和所述LPF的输入端以用于在第二预定时段将所存储的控制电压提供给所述LPF的输入端。
【专利附图】
【附图说明】
[0032]在结合附图阅读时，将更好地理解本发明优选实施例的以下详细描述。本发明通过举例的方式说明，并不受附图限制，在附图中相同的参考符号表示类似的元素。
[0033]图1是常规锁相回路(PLL)的示意框图；
[0034]图2是根据本发明一个实施例的用于生成时钟信号的系统的示意框图；以及
[0035]图3是图2的系统的时钟和各种控制信号的时序图。
【具体实施方式】
[0036]附图的详细说明意图作为对本发明的当前优的选实施例的说明，并且并不表示可以践行本发明的仅有的形式。应理解，不同实施例可以实现相同或等同的功能，并意图将这些实施例包括在本发明的精神和范围内。
[0037]在本发明的一个实施例中，提供了一种用于生成时钟信号的系统。所述系统包括锁相回路(PLL)，其包括:相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号；电荷泵，连接到所述PFD，基于所述误差信号生成电荷泵电流；低通滤波器(LPF)，具有连接到所述电荷泵的输入端，用于基于所述电荷泵电流生成控制电压；压控振荡器(VCO)，连接到所述LPF的输出端，用于生成具有与所述控制电压成比例的频率的所述时钟信号；以及分频器，连接在所述VCO和所述PFD之间，用于通过调节所述时钟信号的频率来生成所述反馈信号。所述系统还包括电压存储电路，其包括:具有输入端和输出端的单位增益放大器(UGA)和第一、第二以及第三开关。第一开关连接在所述UGA的输入端和所述LPF的输出端之间，用于当所述PLL处于停止模式时，将所述UGA的输入端与所述LPF的输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的输入端和所述LPF的输出端，用于对于第一预定时段采样所述控制电压。第二开关连接在所述UGA的输出端和输入端之间，用于当所述PLL处于运行模式时，断开所述UGA的输出端和输入端，以及当所述PLL处于停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端，以存储所采样的控制电压。第三开关连接在所述UGA的输出端和所述LPF的输入端之间，用于当所述PLL处于停止模式时，将所述UGA的输出端与所述LPF的输入端断开，以及当所述PLL从停止模式转变到运行模式时，连接所述UGA的输出端和所述LPF的输入端以用于在第二预定时段提供所存储的控制电压到所述LPF的输入端。
[0038]在本发明的另一个实施例中，提供了一种用于生成时钟信号的系统。所述系统包括锁相回路(PLL)，其包括:相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号；电荷泵，连接到所述PFD，基于所述误差信号生成电荷泵电流；低通滤波器(LPF)，具有连接到所述电荷泵的输入端，用于基于所述电荷泵电流生成控制电压；压控振荡器(VCO)，连接到所述LPF的输出端，用于生成具有与所述控制电压成比例的频率的所述时钟信号；以及分频器，连接在所述VCO和所述PFD之间，用于通过调节所述时钟信号的频率来生成所述反馈信号。所述系统还包括电压存储电路，其包括:具有输入端和输出端的单位增益放大器(UGA)，第一、第二以及第三开关，以及电压倍增器。第一开关连接在所述UGA的输入端和所述LPF的输出端之间，用于当所述PLL处于停止模式时，将所述UGA的输入端与所述LPF的输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的输入端和所述LPF的输出端，以用于对于第一预定时段采样所述控制电压。第二开关连接在所述UGA的输出端和输入端之间，用于当所述PLL处于所述运行模式时，断开所述UGA的所述输出端和输入端，以及当所述PLL处于停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端，以用于存储所采样的控制电压。电压倍增器连接到所述UGA的输出端，以用于基于所述时钟信号的预定频率调节所存储的控制电压。第三开关连接在所述电压倍增器的输出端和所述LPF的输入端之间，用于当所述PLL处于所述停止模式时，将所述电压倍增器的输出端与所述LPF的输入端断开，以及当所述PLL从所述停止模式转变到所述运行模式时，连接所述电压倍增器的输出端和所述LPF的输入端，以用于在第二预定时段将所存储的控制电压提供给所述LPF的输入端。
[0039]本发明的多种不同实施例提供了用于生成时钟信号的系统。所述系统包括锁相回路(PLL)和电压存储电路。所述PLL包括压控振荡器(VCO)，其生成具有与控制电压成比例的频率的时钟信号。所述电压存储电路包括单位增益放大器(UGA)以及第一、第二和第三开关。在所述PLL从运行模式转变到停止模式之前，所述第一开关连接所述UGA的输入端和所述VCO的输入端，以采样控制电压。当所述PLL处于所述停止模式时，所述第二开关连接所述UGA的输入端和输出端，以存储所采样的控制电压。当所述PLL从所述停止模式转变到所述运行模式时，所述第三开关将所述UGA的输出端连接到所述PLL的低通滤波器(LPF)的输入端，以给所述LPF提供所存储的控制电压。在所述运行模式中，所述VCO基于所存储的控制电压生成所述时钟信号，这就减少了频率锁定重获时间。本发明的系统可以有利地用于集成电路中，因为它使得集成电路能够快速地从停止模式转变到运行模式，并改善集成电路的唤醒时间以及性能。
[0040]现在参照图2，图2示出了根据本发明一个实施例的用于生成时钟信号的系统200的示意框图。系统200包括锁相回路(PLL) 202，其包括压控振荡器(VCO) 204、分频器206、相位-频率检测器(PFD) 208、电荷泵210和低通滤波器(LPF) 212。系统200还包括电压存储电路214和控制单元216。控制单元216连接到PLL202和电压存储电路214。
[0041]VC0204生成具有基于控制电压Vetrt的频率fout的时钟信号。PFD208通过分频器206连接到VC0204，并将时钟信号的相位与输入参考信号的相位进行比较，以基于检测到的相位差生成误差信号。分频器206将时钟信号的若干分之一提供给PFD208。电荷泵210连接到PFD208和VC0204。电荷泵210接收误差信号并生成电荷泵电流。LPF212连接在电荷泵210和VC0204之间，其接收电荷泵电流并生成控制电压Vetri,该控制电压随后被提供给VC0204，VC0204又生成具有频率f；ut的时钟信号。
[0042]在本发明的各种实施例中，PLL202与集成电路(未示出)一起使用，并给集成电路提供时钟信号。集成电路可以是微处理器、微控制器、片上系统(SoC)以及专用集成电路(ASIC)等等，并且能够在运行和停止模式进行操作。当集成电路从运行模式转变到停止模式时，PLL202处于关断状态(或进入停止模式)，并停止给集成电路提供时钟信号。当集成电路从停止模式唤醒并进入运行模式时，PLL202启动(或进入运行模式)来恢复提供时钟信号。启动后，PLL202花费有限的时间来达到锁定频率fwt(被称为PLL锁定重获时间)，即，用于时钟信号稳定到锁定频率的时间。
[0043]提供电压存储电路214和控制单元216以减少PLL202的锁定重获时间。电压存储电路214包括单位增益放大器(UGA) 218、第一、第二和第三开关(分别为S1、S2和S3)以及电压倍增器220。UGA218的例子包括以单位增益配置的运算放大器。
[0044]在本发明的多种实施例中，第一、第二和第三开关S1、S2和S3是互补金属氧化物半导体(CMOS)传输门。第一开关SI连接在UGA218的输入端和LPF212的输出端之间。第二开关S2连接在UGA218的输出端和输入端之间。电压倍增器220连接到UGA218的输出端。第三开关S3连接在电压倍增器220的输出端和LPF212的输入端之间。
[0045]控制单元216生成多个控制信号以用于控制PLL202和电压存储电路214。例如，当集成电路处于停止模式时，控制单元216生成PLL_EN信号(其是逻辑低信号)以关断PLL202，而当集成电路处于运行模式时，生成逻辑高信号以启动PLL202。当PLL202不处于锁定状态时，控制单元216还生成PLL锁定信号(其是逻辑低信号)，而当PLL202处于锁定状态时，生成逻辑高信号。控制单元216还生成第一、第二和第三控制信号，它们是逻辑高信号以分别用于使能第一、第二和第三开关S1、S2和S3，并且是逻辑低信号以分别用于禁用第一、第二和第三开关S1、S2和S3。
[0046]图3示出了 PLL_EN信号、时钟信号、PLL锁定信号以及第一、第二和第三控制信号的时序图300。参照时序图300说明系统200的功能。时序图300示出了 13个时隙(T1-T13)。在Tl，PLL_EN信号处于逻辑低状态，因此，PLL202关断(或进入停止模式)，并且没有生成时钟信号。在T2，PLL_EN信号从逻辑低转变到逻辑高状态，并且启动PLL202。在PLL202启动(即，进入运行模式)之后，VC0204生成时钟信号。在T4的开始，时钟信号实现基于VC0204的输入处的控制电压Vetrt的锁定频率f；ut，并且PLL时钟信号从逻辑低转变到逻辑高状态，表示PLL202已稳定在第一锁定状态。PLL202在进入运行模式之后在第一锁定状态稳定大约2个时隙，并维持分别在VC0204的输入和输出处的控制电压Vetri和时钟信号(具有锁定频率f；ut)。
[0047]在T1-T6期间，电压存储电路214被禁用，并且第一、第二和第三控制信号处于逻辑低状态。在T7，PLL_EN信号从逻辑高转变到逻辑低状态，并关断PLL202，并且PLL锁定信号从逻辑高转变到逻辑低状态，这表示PLL202已停止生成时钟信号，并且已从第一锁定状态退出。然而，在T7的开始以及在PLL_EN信号从逻辑高转变到逻辑低状态之前，对于第一预定时段，第一控制信号从逻辑低转变到逻辑高状态，并且使能第一开关SI。第一开关SI因此连接UGA218的输入端和LPF212的输出端，并使能UGA218。UGA218在第一预定时段采样控制电压在第一预定时段结束时，第一控制信号从逻辑高转变到逻辑低状态并禁用第一开关SI，从而使UGA218停止采样控制电压V&p此外，在第一预定时段结束时，PLL_EN信号从逻辑高转变到逻辑低状态，并关断PLL202。因此，UGA218在PLL202被关断(或进入停止模式)之前采样控制电压Vrfrt。
[0048]当PLL_EN信号从逻辑高转变到逻辑低状态时，第二控制信号从逻辑低转变到逻辑高状态以使能(enable)第二开关S2。第二开关S2连接UGA218的输出端和输入端，这使得UGA218能够缓冲所采样的控制电压Vetrt。在T7和T8期间，PLL202处于关断状态，然而，在PLL202的输出处获得锁定频率f；ut所需的控制电压Vetri被UGA218缓冲。
[0049]在T9的开始，PLL_EN信号从逻辑低转变到逻辑高状态，并启动PLL202，而第三控制信号从逻辑低转变到逻辑高状态，并对第二预定时段启用第三开关S3。被使能的第三开关S3连接UGA218的输出端和LPF212的输入端，这导致UGA218将所存储的控制电压Vrfri强迫在LPF212的输入端处。在将存储的控制电压Vetri提供给VC0204之前，LPF212从存储的控制电压Vetrt消除高频分量。VC0204随后基于所述存储的控制电压Vetal生成具有锁定频率f；ut的时钟信号。
[0050]在一个实施例中，存储控制电压Vetal通过电压倍增器220提供到LPF212的输入端。电压倍增器220可以将所存储的控制电压Vetrt乘以/除以预定变量，以在VC0204的输出处获得预定锁定频率f；ut2 (不同于锁定频率f；utl)。在一个例子中，在PLL202进入停止模式之前，VC0204生成具有200MHz的锁定频率f；utl的时钟信号(基于控制电压Vetrt)。然而，在PLL202从停止模式唤醒之后，也可以要求VC0204生成具有250MHz的另一锁定频率fout2的时钟信号。在这种情况下，电压倍增器220以1.25(250/200 = 1.25)的系数乘以所存储的控制电压Vetri (在停止模式期间存储的)，并使能PLL202以生成250MHz的另一锁定频率f?t2的时钟信号。
[0051]只要时钟信号达到锁定频率f；ut，PLL202就进入到第二锁定状态。PLL锁定信号从逻辑低转变到逻辑高状态，以指示PLL202的到第二锁定状态的转变。第二和第三控制信号在所述第二预定时段段结束时从逻辑高转变到逻辑低状态，并分别禁用第二开关S2和第三开关S3。与PLL202进入到第一锁定状态所用的时间相比，PLL202进入到第二锁定状态所用的时间相对较少，因为PLL202基于由UGA218泵送给它的控制电压Vetrt生成具有锁定频率f；ut的时钟信号。
[0052]在本发明的多种实施例中，控制单元216不使能电压存储电路214，直到PLL202获得第一锁定状态。在第一锁定状态中在VC0204的输入处的控制电压Vetal被电压存储电路214利用以实现更快的随后的第二锁定状态。
[0053]虽然已经详细说明和描述了本发明的各种实施例，但很明显本发明并不仅仅限于这些实施例。各种修改、改变、变化、替换以及等同物对于本领域所属技术人员来说将是显而易见的，而不脱离权利要求中所描述的本发明的精神及范围。
【权利要求】
1.一种用于生成时钟信号的系统，包括: 锁相回路(PLL)，包括: 相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号； 电荷泵，被连接到所述PFD并基于所述误差信号生成电荷泵电流； 低通滤波器(LPF)，具有被连接到所述电荷泵的输入端，以用于基于所述电荷泵电流生成控制电压； 压控振荡器(VCO)，连接到所述LPF的输出端，其生成具有与所述控制电压成比例的频率的所述时钟信号；以及 分频器，连接在所述VCO和所述PFD之间，通过调节所述时钟信号的频率生成所述反馈信号；以及 电压存储电路，包括: 单位增益放大器(UGA)，具有输入端和输出端； 第一开关，连接在所述UGA的所述输入端和所述LPF的所述输出端之间，用于当所述PLL处于停止模式时，将所述UGA的所述输入端与所述LPF的所述输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的所述输入端和所述LPF的所述输出端以用于对于第一预定时段采样所述控制电压； 第二开关，连接在所述UGA的输出端和输入端之间，用于当所述PLL处于所述运行模式时，断开所述UGA的输出端和输入端，以及当所述PLL处于所述停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端以存储所采样的控制电压；以及 第三开关，连接在所述UGA的输出端和所述LPF的输入端之间，用于当所述PLL处于所述停止模式时，将所述UGA的输出端与所述LPF的输入端断开，以及当所述PLL从所述停止模式转变到所述运行模式时，连接所述UGA的输出端和所述LPF的输入端以在第二预定时段提供所存储的控制电压到所述LPF的输入端。
2.根据权利要求1所述的系统，还包括控制单元，用于控制所述第一、第二和第三开关的切换。
3.根据权利要求2所述的系统，其中当所述PLL进入所述运行模式时，所述控制单元禁用所述电压存储电路并启用所述PLL。
4.根据权利要求2所述的系统，其中当所述PLL进入所述停止模式时，所述控制单元禁用所述PLL。
5.根据权利要求1所述的系统，其中所述电压存储电路还包括:电压倍增器，其连接在所述UGA的输出端和所述第三开关之间，以用于基于所述时钟信号的预定频率调节所存储的控制电压。
6.根据权利要求1所述的系统，其中所述第一、第二和第三开关每一都包括互补金属氧化物半导体(CMOS)传输门。
7.一种用于生成时钟信号的系统，包括: 锁相回路(PLL)，包括: 相位-频率检测器(PFD)，基于输入参考信号和反馈信号生成误差信号； 电荷泵，连接到所述PFD，基于所述误差信号生成电荷泵电流； 低通滤波器(LPF)，具有被连接到所述电荷泵的输入端，用于基于所述电荷泵电流生成控制电压； 压控振荡器(VCO)，连接到所述LPF的输出端，生成具有与所述控制电压成比例的频率的所述时钟信号；以及 分频器，连接在所述VCO和所述PFD之间，通过调节所述时钟信号的频率生成所述反馈信号；以及电压存储电路，包括: 单位增益放大器(UGA)，具有输入端和输出端； 第一开关，连接在所述UGA的输入端和所述LPF的输出端之间，用于当所述PLL处于停止模式时，将所述UGA的输入端与所述LPF的输出端断开，以及当所述PLL处于运行模式时，连接所述UGA的输入端和所述LPF的输出端以用于对于第一预定时段采样所述控制电压； 第二开关，连接在所述UGA的输出端和输入端之间，用于当所述PLL处于所述运行模式时，断开所述UGA的输出端和输入端，以及当所述PLL处于所述停止模式时，在所述第一预定时段结束时连接所述UGA的输出端和输入端以存储所采样的控制电压； 电压倍增器，连接到所述UGA的输出端以用于基于所述时钟信号的预定频率调节所存储的控制电压；以及 第三开关，连接在所述电压倍增器的输出端和所述LPF的输入端之间，用于当所述PLL处于所述停止模式时，将所述电压倍增器的输出端与所述LPF的输入端断开，以及当所述PLL从所述停止模式转变到所述运行模式时，连接所述电压倍增器的输出端和所述LPF的输入端以用于在第二预定时段将所存储的控制电压提供给所述LPF的输入端。
8.根据权利要求7所述的系统，还包括控制单元，用于控制所述第一、第二和第三开关的切换。
9.根据权利要求8所述的系统，其中当所述PLL从所述停止模式转变到所述运行模式时，所述控制单元禁用所述电压存储电路并启用所述PLL。
10.根据权利要求8所述的系统，其中当所述PLL从所述停止模式转变到所述运行模式时，所述控制单元禁用所述PLL。
11.根据权利要求7所述的系统，其中所述第一、第二和第三开关每一都包括互补金属氧化物半导体(CMOS)传输门。
【文档编号】H03L7/18GK104168018SQ201410201891
【公开日】2014年11月26日 申请日期:2014年5月14日 优先权日:2013年5月15日
【发明者】S·森哈, N·古普塔, S·古普塔 申请人:飞思卡尔半导体公司