专利名称：电容倍增器的制作方法
技术领域：
本发明涉及一种电容倍增器，尤其是具有自偏压、栅-阴放大器负荷、和/或多个倍增路径的，用于高效地产生倍增电容的电容倍增器。
背景技术：
电容倍增器是倍增电容器电容的电路。图1A是说明传统的电容倍增器的电路图，图1B说明了图1A的电容倍增器的小信号模式。
由Sergio Solis-Bustos，Jose Silva-Martinez，Franco Maloberti和EdgarSanchez-Sinencio，在2000年12月发表于IEEE Transactions on Circuits andSystems II(关于电路和系统II的IEEE会报)47卷第12号的“A 60-dBDynamic-Range CMOS Sixth-Order 2.4-Hz Low-Pass Filter for MedicalApplication(医用60-dB动态范围CMOS第六序列2.4赫兹的低通滤波器)”一文中详细讨论了这种电容倍增器。
参看图1A，流过第一PMOS晶体管MP1的电流的电平会对第二PMOS晶体管MP2的工作产生影响。第一PMOS晶体管MP1的工作又受到偏压电流IBIAS的电平的影响，而此偏压电流的电平还会影响到第二PMOS晶体管MP2的工作。
另一方面，流过第一NMOS晶体管MN1的电流的电平会对第二NMOS晶体管MN2的工作产生影响。因此，PMOS和NMOS晶体管MP2和MN2的工作会受到不同的偏压电流的影响。结果，当POMOS和NMOS晶体管MP2和MN2不匹配时，图1A的电容倍增器就不能稳定工作。
参看图1B，经过小信号分析，流过第一节点的总电流由下式表示iin=(1+N)×S×Ci1+s×Ci/gmn1×Vin,]]>在这里iin和vin分别表示在第一节点中的电流和电压。gmn1是在流过PMOS和NMOS晶体管MP2和MN2的泄漏电流可以忽略不计的情况下的第一NMOS晶体管MN1的跨导。
N表示PMOS晶体管MP1和MP2之间，以及NMOS晶体管MN1和MN2之间尺寸倍增系数(size multiplication ratio)。因此，第二POMS晶体管MP2的W/L(宽与长的比率)是第一PMOS晶体管MP1的W/L的N倍。同样，第二NMOS晶体管MN2的W/L是第一NMOS晶体管MN1的W/L的N倍。
这里，图1A和图1B的电容倍增器的带宽由下式表示w＝gmn1/Ci。以这种方式，在第一节点生成在上述带宽内的输出电容Ci*(N+1)。
不幸的是，图1A和图1B的电容倍增器具有相对较窄的带宽，而且由IBIAS的电流源和额外的MOS晶体管MP3、MN3和MN4组成的偏压电路需要占用相对较大的面积(high area)。结果，当现有技术的电容倍增器结合在诸如频率合成器这样的应用系统中时，就会大大地增加应用系统中的芯片的体积。因此，希望可以在缩减所占面积的同时增大电容倍增器的带宽。
发明内容
一种电容倍增器，包括自偏压、栅-阴放大器负荷(cascode loads)、和/或多个倍增路径，用于高效地生成以更高的带宽、缩小的面积、和/或较高的输出阻抗的倍增电容。
根据本发明的一方面，电容倍增器包括具有第一电容的电容器C，其连接在第一节点和第二节点之间。此外，一个有源负荷(active load)被连接到第二节点，用于利用来自在有源负荷内流动的第一电流电平I的自偏压在其上产生偏压。进一步，一个倍增部分被连接在第一和第二节点，用于利用在倍增部分内流动的第二电流电平N*I在第一节点产生第二电容(N+1)*C。
在本发明的示范实施例中，电容倍增器的有源负荷包括连接在高压电源和第二节点之间的PMOS晶体管，以及包括连接在低压电源和第二节点之间的NMOS晶体管。这样，电容倍增器的带宽为(gmn+gmp)/C，使得带宽与现有技术相比得以增加，其中gmn是有源负荷NMOS晶体管的跨导，gmp是有源负荷PMOS晶体管的跨导。第一电流电平I流过有源负荷的PMOS和NMOS晶体管。
在本申请的另一个实施例中，电容倍增器的倍增部分包括连接在高压电源、第二节点和第一节点之间的PMOS晶体管。倍增部分还包括连接在低压电源、第二节点和第一节点之间的NMOS晶体管。第二电流电平N*I流过倍增部分的PMOS和NMOS晶体管。
在本发明的又一个实施例中，电容倍增器的有源负荷包括连接在高压电源和第二节点之间的PMOS晶体管的偏压栅-阴放大器。有源负荷还包括连接在低压电源和第二节点之间的NMOS晶体管的偏压栅-阴放大器。第一电流电平I流过有源负荷的偏压栅-阴放大器。
在本发明的另一个实施例中，电容倍增器的倍增部分还包括连接在高压电源、第二节点和第一节点之间的PMOS晶体管的PMOS栅-阴放大器。倍增部分还包括连接在低压电源、第二节点和第一节点之间的NMOS晶体管的NMOS栅-阴放大器。第二电流电平N*I流过倍增部分的PMOS和NMOS栅-阴放大器。
按照这种方式，利用自偏压的有源负荷，不使用单独的偏流以最小化电容倍增器的面积。此外，通过使用栅-阴放大器，增大了输出阻抗，从而提高了充电/放电效率。
在本发明的另一方面，电容倍增器包括多个电容器，每个电容器都连接到第一节点上，并且具有各自的第一电容Ci。电容倍增器还包括每个电容器的各自的偏压部分，用于产生各自的偏压。电容倍增器进一步包括每个电容器的各自的倍增部分，用于在第一节点产生各自的第二电容(Ni+1)*Ci，这是通过使由各自的偏压确定的流过倍增部分内的电流电平I乘以各自的Ni来实现的。
在这样的实施例中，第一节点的总电容是多个电容器的各自的第二电容的总和，使得噪音效应得以减少，从而更加稳定地产生倍增的电容。
通过参照附图对本发明示范实施例的详细描述，本发明的以上和其他特征和优点将变得更加清楚。
图1A是传统的电容倍增器的电路图。
图1B是图1A的电容倍增器的小信号模型。
图2是根据本发明一个实施例的，具有自偏压有源负荷的电容倍增器的框图。
图3是根据本发明一个实施例的，具有自偏压有源负荷的电容倍增器的电路图。
图4是根据本发明一个实施例的，具有自偏压有源负荷和栅-阴放大器负荷的电容倍增器的电路图。
图5示出用于比较图1A、3、4的电容倍增器的模拟结果。
图6是阐述根据本发明另一个实施例的，具有多个倍增路径的电容倍增器的框图。
图7是根据本发明一个实施例的，图6的偏流部分、第一偏压部分以及第一倍增部分的电路图。
图8A是根据本发明一个实施例的，图6的偏流部分、第二偏压部分以及第二倍增部分的电路图。
图8B是用于确定输出阻抗Rout的，图8A的第二倍增部分的等效电路图。
图8C是用于图8B电路的小信号模型。
图8D示出了在图8A的第一节点的电流对电压的特性。
图9是根据本发明另一个实施例的，图6的偏流部分、第一偏压部分以及第一倍增部分的电路图。
图10是根据本发明一个实施例的，图6的偏流部分、第二偏压部分以及第二倍增部分的电路图。
图11是示出用于比较图6的电容倍增器与现有技术的电容倍增器的模拟结果的图表。
在此参照的附图用于清楚地阐述本发明，而不一定是依照比例画出的。图1A、1B、2、3、4、5、6、7、8A、8B、8C、8D、9、10和11中具有相同附图标记的元件表示具有相似结构和/或作用的元件。
具体实施例方式
图2是根据本发明的一个实施例的具有自偏压有源负荷10的电容倍增器的框图。参看图2，电容倍增器还包括电容器C1和倍增部分30。为了减少面积和有更高的稳定性，有源负荷10产生偏压并且不使用单独的偏流，因此有源负荷10是自偏压。第一节点是I/O(输入-输出)端子，在此节点上产生倍增的电容。倍增部分30倍增电容器C1的电容C。
图3是图2的电容倍增器的一个示例实施例的电路图。参看图3，有源负荷10包括第一PMOS晶体管MP21和第一NMOS晶体管MN21。第一PMOS晶体管MP21具有连接在高压电源VDD上的源极，并且具有一起连接在第二节点上的栅极和漏极。第一MNOS晶体管MN21具有连接在低压电源VSS(诸如地)上的源极，并且具有一起连接在第二节点上的漏极和栅极。
倍增部分30包括第二PMOS晶体管MP22和第二NMOS晶体管MN22。第二PMOS晶体管MP22具有连接在高压电源VDD上的源极，并且具有分别连接在第二节点和第一节点上的栅极和漏极。图2和图3中的第一节点是相似的。第二NMOS晶体管MN22具有分别连接在低压电源VSS、第二节点，第一节点上的源极、栅极和漏极。
第一PMOS晶体管MP21与第二PMOS晶体管MP22的尺寸比(size ratio)为1∶N，其中N是正整数。因此，第二PMOS晶体管MP2的W/L(宽与长的比率)是第一PMOS晶体管MP1的W/L的N倍。第一NMOS晶体管MN21与第二NMOS晶体管MN22的尺寸比为1∶N。因此，第二NMOS晶体管MN2的W/L是第一NMOS晶体管MN1的W/L的N倍。电容为Ci的电容器连接在第一节点和第二节点之间。
图3的电容倍增器与产生施加在第二节点上的偏压的有源负荷10一起工作。现在描述在不使用单独的偏流的情况下，这种偏压的产生原理。在此假设晶体管MP21和MN21在饱和状态下工作，则I＝K(VGS-VTH)2。这个用于计算在饱和状态下工作的、流过晶体管MP21和MN21的电流电平的公式是本领域普通技术人员熟知的。
如图3所示，PMOS和NMOS晶体管MP21和MN21的栅极一起连接在第二节点上。此外，这样的晶体管MP21和MN21的源极连接在高压和低压电源VDD和VSS之间。因此，晶体管MP21和MN21的栅-源电压VGS是恒定的。另外，晶体管MP21和MN21的每个阀值电压都是预先确定的。结果，流过晶体管MP21和MN21的电流电平就是确定的。
进一步，由于每个晶体管MP21和MN21具有连接在一起的漏极和栅极，因此第二节点的偏压可以在稳定工作的同时，在高压电源VDD和低压电源VSS之间摆动(swing)。
当电流电平I流过第一PMOS晶体管MP21时，流过第二MNOS晶体管MN22的电流电平为N×I(即，电流电平I的N倍大)。此外，第一和第二PMOS晶体管MP21和MN21以及第二晶体管NM21和NM22的栅极一起连接到第二节点。因此，第一节点处的电压基本上等于第二节点处的电压。
由于第一PMOS和NMOS晶体管MP21和MN21的每一个都具有连接在一起的漏极和栅极，因此这种晶体管MP21和MN21能够在不考虑在电压电源VDD和VSS上的电压变化的情况下，或是在晶体管MP21和MN21之间不匹配的情况下(即，|VDS||VGS-VTH|)工作在饱和状态。因此，流过这样的晶体管MP21和NM21的恒定电流电平使得在第一和第二节点产生的偏压是稳定的，而不考虑在电压电源VDD和VSS的电压变化以及晶体管MP21和MN21之间的不匹配。
通过对图3的电容倍增器的小信号分析，在第一节点的总的电流由下式表示im=(1+N)sCi1+sCigmn1+gmp1·Vin,]]>其中iin和Vin分别代表第一节点的电流和电压，gmn1代表第一NMOS晶体管MN21的跨导，而gmp1代表第一PMOS晶体管MP21的跨导。
因此，图3的电容倍增器的带宽(即，-3dB频率)由下式表示ω-3dB＝(gmn1+gmp1)/Ci。图2的电容倍增器的这样的带宽比图1A的传统电容倍增器的带宽增加了。
按照这种方式，有源负荷10在第二节点上产生稳定的偏压，而且不使用单独的偏流，由此缩减了图3的电容倍增器的面积。此外，图3的电容倍增器的带宽比现有技术的电容倍增器的带宽增大了。
图4是根据本发明另一个实施例的，使用栅-阴放大器负荷的图2的示范电容倍增器的电路图。参看图4，有源负荷10分别包括第一、第二、第三和第四PMOS晶体管MP35、MP36、MP33和MP34。有源负荷10还分别包括第一、第二、第三和第四NMOS晶体管MN35、MN36、MN33和MN34。
第一PMOS晶体管MP35具有源极、栅极和漏极，分别连接到高压电源VDD，第三PMOS晶体管MP33的栅极，以及第二PMOS晶体管MP36的源极。第二PMOS晶体管MP36还具有栅极和漏极，分别连接到第四PMOS晶体管MP34的栅极和第一NMOS晶体管MN35的漏极。第三PMOS晶体管MP33具有源极和漏极，分别连接到高压电源VDD和第四PMOS晶体管MP34的源极。第三PMOS晶体管MP33的漏极和栅极连接在一起。第四PMOS晶体管MP34具有连接到第三NMOS晶体管MN33的漏极上的漏极，并且第四PMOS晶体管MP34的漏极和栅极连接到一起。
第一和第二PMOS晶体管MP35和MP36形成有源负荷10的第一PMOS栅-阴放大器。第三和第四PMOS晶体管MP33和MP34形成有源负荷10的PMOS偏压栅-阴放大器。
第一NMOS晶体管MN35具有漏极，其在第三节点连接到第二PMOS晶体管MP36的漏极。第一NMOS晶体管MN35还具有分别与第三NMOS晶体管MN33的栅极和第二MNOS MN36的漏极连接的栅极和源极。第一NMOS晶体管MN35的栅极和漏极连接在一起。第二NMOS晶体管MN36具有分别与第三节点和低压电源VSS连接的栅极和源极。
第三NMOS晶体管MN33的漏极在第二节点与第四PMOS晶体管MP34的漏极连接。第三NMOS晶体管MN33的源极与第四NMOS晶体管MN34的漏极连接。第四NMOS晶体管MN34的栅极和源极分别与第二节点和低压电源VSS连接。
第一和第二NMOS晶体管MN35和MN36形成有源负荷10的第一NMOS栅-阴放大器。第三和第四NMOS晶体管MN33和MN34形成有源负荷10的NMOS偏压栅-阴放大器。
倍增部分30分别包括第五和第六PMOS晶体管MP31和MP32，还分别包括第五和第六NMOS晶体管MN31和MN32。第五PMOS晶体管MP31具有分别连接到高压电源VDD、第三PMOS晶体管MP33的栅极和第六PMOS晶体管MP32的源极上的源极、栅极和漏极。第六PMOS晶体管MP32具有连接到第四PMOS晶体管的栅极上的栅极。第六PMOS晶体管MP32的漏极在第一节点连接到第五NMOS晶体管MN31的漏极。电容为Ci的电容器连接在第二节点和第一节点之间。
第五NMOS晶体管MN31具有分别与第三NMOS晶体管MN33的栅极和第六NMOS晶体管MN32的漏极连接的栅极和源极。第六NMOS晶体管MN32具有分别与第四NMOS晶体管MN34的栅极和低压电源VSS连接的栅极和源极。
第五和第六PMOS晶体管MP31和MP32形成倍增部分30的PMOS栅-阴放大器，以及第五和第六NMOS晶体管MN31和MN32形成倍增部分30的NMOS栅-阴放大器。第五PMOS晶体管MP31的W/L(宽与长的比率)是第三PMOS晶体管MP33的W/L的N倍。第六PMOS晶体管MP32的W/L是第四PMOS晶体管MP34的W/L的N倍。第五NMOS晶体管MN31的W/L是第三NMOS晶体管MN33的W/L的N倍。第六NMOS晶体管NM32的W/L是第四NMOS晶体管MN34的W/L的N倍。
图4的电容倍增器工作时，有源负荷10不使用单独的偏流。而是用由PMOS晶体管MP33和MP34以及NMOS晶体管MN33和MN34形成的偏压栅-阴放大器的栅-源压降(VGS)的整数倍来生成在第二节点的偏压。在图4中，第三和第四PMOS晶体管MP33和MP34的栅-源电压连接在高压电源VDD和第二节点之间，第四NMOS晶体管MN34的栅-源电压连接在低压电源VSS和第二节点之间。
通过使用这种在饱和状态下工作的晶体管MP33、MP34和MN34，并且经过这些晶体管的电流电平都保持恒定，使得在第二节点上产生恒定的偏压，而不考虑在电压电源VDD和VSS的电压变化或是在晶体管MP33、MP34和MN24之间的不匹配。
与图3的电容倍增器相似，在图4的第一节点处产生的电容为(N+1)*Ci，图4的电容倍增器的带宽也比图1A中的现有技术的带宽增大了。此外，由于由倍增部分30的PMOS晶体管MP31和MP32和NMOS晶体管NM31和MN32形成的栅-阴放大器负荷，图4的第一节点处的输出阻抗与图3相比也增大了。通过使用这种较高的输出阻抗，可以有更多的电流对在第一节点的倍增的电容(N+1)*Ci充电或放电，从而高效率地进行充电或放电。
图5说明了图1A的传统的电容倍增器，和用于本发明实施例的图3和图4的电容倍增器的模拟结果。特别是，图5的模拟结果是在将8nF的倍增的电容的N设置为15以及Ci设置为500pF的情况下产生的。图5示出了用于结果的倍增的电容的频率响应的幅值和相位的模拟结果。
在图5中，S1是图1A的传统电容倍增器的模拟结果，S2是图3的电容倍增器的模拟结果，S3是图4的电容倍增器的模拟结果。参看图5，图3的电容倍增器的宽带大于传统的电容倍增器的宽带。此外，图5示出了图4的电容倍增器产生三个电容倍增器中最理想的倍增电容。
图6是根据本发明另一个实施例的，具有多个倍增路径的电容倍增器的框图。参看图6，电容倍增器包括偏流部分100，偏压部分120，倍增部分140，第一电容器，以及第二电容器。
偏流部分100产生第一、第二、第三和第四偏流。偏压部分120包括第一偏压部分200和第二偏压部分220。此外，倍增部分140包括第一倍增部分240和第二倍增部分260。
第一偏压部分200使用来自偏流部分100的第一偏流，用于在第一倍增部分240的预定节点产生恒定的偏压。第二电压部分220使用来自偏流部分100的第三偏流，用于在第二倍增部分240的预定节点上产生恒定的偏压。
第一倍增部分240倍增第一电容器的第一电容，而第二倍增部分260倍增第二电容器的第二电容。倍增部分240和260的示范实施例包括用于增大第一节点的输出阻抗的栅-阴放大器负荷，从而增强第一节点的倍增电容的DC特性(诸如改进的充点/放电效率)。
此外，与第一节点连接的第一和第二电容器的每一个都具有各自的偏压部分和各自的倍增部分，用于形成各自的倍增路径。通过使用多个倍增路径，可以降低第一节点的噪音效应，从而在第一节点更加稳定地产生倍增电容。
图7是偏流部分100，第一偏压部分200，以及第一倍增部分240的示范实施例的电路图。偏流部分100包括第一和第二电流源，用于分别提供第一电流I1和第二电流I2。第一偏压部分200包括第一PMOS晶体管MPP1，其源极与高压电源VDD连接，漏极与第一电流源(提供电流I1)和第一PMOS晶体管MPP1的栅极连接。
第一倍增部分240分别包括第二、第三、第四和第五PMOS晶体管MPP2、MPP3、MPP4和MPP5。第二PMOS晶体管MPP2具有分别与高压电源VDD、第三节点和第三PMOS晶体管MPP3的源极连接的源极、栅极和漏极。第三PMOS晶体管MPP3具有分别与第一PMOS晶体管MPP1的栅极和第三节点连接的栅极和漏极。第三节点与第二电流源(提供电流I2)连接。
第四PMOS晶体管具有分别与高压电源VDD、第二PMOS晶体管MPP2的栅极和第五PMOS晶体管MPP5的源极连接的源极、栅极和漏极。第五PMOS晶体管MPP5具有分别与第三PMOS晶体管MPP3的栅极和第一节点连接的栅极和漏极。第一电容器连接在第三节点和第一节点之间。
第四和第五PMOS晶体管MPP4和MPP5形成第一倍增部分240的第一PMOS栅-阴放大器。第二和第三PMOS晶体管MPP2和MPP3形成第一倍增部分240的第二PMOS栅-阴放大器。第四PMOS晶体管MPP4的W/L(宽与长的比率)是第二PMOS晶体管MPP2的W/L的N倍。第五PMOS晶体管MPP5的W/L是第三PMOS晶体管MPP3的W/L的N倍。
在本发明的一个实施例中，第一电容器的电容为C/2，使得图7中的第一节点处生成的倍增电容为(N+1)*C/2。
图8A是偏流部分100、第二偏压部分220和第二倍增部分260的示范实施例的电路图。参看图8A，偏流部分100包括分别提供第三电流I3和第四电流I4的第三和第四电流源。第二偏压部分220包括其源极与低压电源VSS连接的第一NMOS晶体管MNN1。第一NMOS晶体管MNN1具有一起连接到第四节点上的栅极和漏极，第四节点上还连接有第三电流源，通过第三电流源，电流I3流至第四节点。
第二倍增部分260分别包括第二、第三、第四和第五NMOS晶体管MNN2、MNN3、MNN4以及MNN5。第二NMOS晶体管MNN2具有分别与低压电源VSS、第五节点和第三MNOS晶体管MNN3的源极连接的源极、栅极和漏极。第三NMOS晶体管MNN3具有分别与第一NMOS晶体管MNN1的栅极和第五节点连接的栅极和漏极。第五节点与第四电流源连接，通过第四电流源，电流I4流至第五节点。
第四NMOS晶体管MNN4具有分别与低压电源VSS、第二NMOS晶体管MNN2的栅极和第五NMOS晶体管MNN5的源极连接的源极、栅极和漏极。第五NMOS晶体管MNN5具有分别与第三NMOS晶体管MNN3的栅极和第一节点连接的栅极和漏极。
第四和第五NMOS晶体管MNN4和MNN5形成第二倍增部分260的第一NMOS栅-阴放大器。第二和第三NMOS晶体管MNN2和MNN3形成第二倍增部分260的第二NMOS栅-阴放大器。第四NMOS晶体管MNN4的W/L(宽与长的比率)是第二NMOS晶体管MNN2的W/L的N倍。第五NMOS晶体管MNN5的W/L是第三NMOS晶体管MNN3的W/L的N倍。
在本发明的一个实施例中，第二电容器的电容为C/2，使得图8A中的第一节点处生成的倍增电容为(N+1)*C/2。
参看图6、7和8A，第一电容器与第二电容器基本上并联连接。因此，在图6的第一节点处生成的总电容是由图7的第一倍增路径在第一节点处生成的第一倍增电容，和由图8A的第二倍增路径在第一节点处生成的第二倍增电容的总和。因此，对于此实施例来说，当第一和第二电容器的每一个的电容都为C/2时，在第一节点处生成的总电容就为(N+1)*C＝(N+1)*C/2+(N+1)*C/2。
由于在图6中由多个倍增路径生成的倍增电容被相加，因此总的电容更加不容易受到噪音影响，并且更加稳定。
此外，通过图7和图8A的小信号分析，第一节点的总电流由下式表示iin=(1+N)·sC1+sCgmn5+gmp5·vin,]]>其中iin和vin分别表示第一节点的电流和电压，gmn5是第五NMOS晶体管MNN5的跨导，gmp5是第五PMOS晶体管MPP5的跨导。这样，当第一和第二电容器的每一个的电容都为C/2时，带宽(即，-3dB频率)由下式表示ω-3dB＝(gmn+gmp)/C。因此，与现有技术相比，图6的第一节点处的总电容的带宽扩大了。
此外，图8B示出了第二倍增部分260的等效电路图，其用于确定图8A的第一节点处的输出阻抗ROUT。图8C是用于图8B电路的小信号模式，图8D示出了图8A的第一节点处的电流对电压的特性。
参看图8B和8C，图8A的第二倍增部分260具有由第四和第五NMOS晶体管MNN4和MNN5组成的NMOS栅-阴放大器。在图8B的小信号模式中，iout和vout分别是第一节点的电流和电压。此外，r05代表第五NMOS晶体管MNN5的内部阻抗，r04代表第四NMOS晶体管MNN4的内部阻抗。
在gm5×r04＞＞1，voutioutgm5×r04×r05]]>的情况下，经由图8C电路的小信号分析voutiout≈gm5×r04×r05+r05]]>与图1A的传统的电容倍增器相比，通过使用倍增部分240和260内的栅-阴放大器，图7和8A中的第一节点处的输出阻抗增加了。利用在第一节点处与倍增电容并联的这样的较大的输出阻抗，可以有更多的电流对倍增的电容进行充电/放电，从而提高充电/放电效率。
参看图8A和8D，如果电流电平I流过第二和第三NMOS晶体管MNN2和MNN3，那么会有更高的电流电平N*I流过第四和第五NMOS晶体管MNN4和MNN5。在本发明的一个实施例中，图8A的电容倍增器是为大摆动栅-阴放大器配置而设计的。在这种情况中，即使对于来自传统电容倍增器的较低的输出电压vout，流过第四和第五NMOS晶体管MNN4和MNN5的电流也保持为N*I。
图8D中的下面的曲线是传统的电容倍增器(诸如图1A中的电容倍增器)的输出节点处(例如第一节点)的电流对电压的特性。图8D中的上面的曲线是本发明的图8A的电容倍增器的输出节点处(即第一节点)的电流对电压的特性。参看图8D，在传统的电容倍增器中，电压电平为V1时，电流电平N*I不流过MOS晶体管。相反，在本发明的图8A的电容倍增器中，即使电压电平为低压V1，电流电平N*I也流过第五和第六NMOS晶体管MNN5和MNN6。
采用这种大摆动栅-阴放大器配置，可以从高压电源VDD供应更低的电压电平，同时电流电平N*I仍旧流过栅-阴放大器NMOS晶体管MNN5和MNN6。因此，图8D的电容倍增器具有更高的电压范围。
图9是偏流部分100、第一偏压部分200和第一倍增部分240的另一个示例实施例的电路图。图10是偏流部分100、第二偏压部分220和第二倍增部分260的另一个示例实施例的电路图。
由图9和图10的元件形成的电容倍增器的工作方式基本上与由图7和8A的元件形成的电容倍增器相似。差别在于第一偏压部分200和第二偏压部分220的实施方式，下面对此将对此详细描述。
第一偏压部分200包括第一PMOS晶体管MPP11和第二PMOS晶体管MPP12。第二PMOS晶体管MPP12包括分别与高压电源VDD、第二节点和第一PMOS晶体管MPP11的电源连接的源极、栅极和漏极。第一PMOS晶体管包括一起连接到第二节点上的栅极和漏极。与图7相似，图9的第一偏压部分200在第二节点生成由至少一个从高压电源VDD下降的源-栅电压VSG的整数倍构成的稳定偏压。
参看图10，第二偏压部分220包括第一NMOS晶体管MNN11和第二NMOS晶体管MNN12。第二NMOS晶体管MNN12具有分别与低压电源VSS、第四节点和第一NMOS晶体管MNN11的电源连接的源极、栅极和漏极。第一NMOS晶体管MNN11具有一起连接到第四节点的栅极和漏极。与图8A相似，图10的第二偏压部分220在第四节点产生由至少一个从低压电源VSS下降的栅-源电源VGS的整数倍构成的稳定偏压。
图11示出了与现有技术的电容倍增器相比，具有多个倍增路径的图6的电容倍增器的模拟结果。特别是，N被设置为9，电容C被设置为100pF，使得通过电容倍增器产生1nF的总电容。图11说明本发明的电容倍增器的带宽高于传统电容倍增器的带宽。
以上所进行的描述仅是用于举例，而并不是用于限制本发明。例如，本发明可以采用不使用单独的偏流的其他类型的电路拓扑图来实现产生偏压的自偏压有源负荷，此外，本发明可以采用其他类型的电路拓扑来实现通过使用自偏压有源负荷的偏压来倍增电容的倍增部分。
此外，这里示出和描述的所有数字都只是以举例的方式给出的。例如，图6示出两个倍增路径，但是本发明可以采用任何数量的倍增路径。
本发明仅是由在以下的权利要求以及等同物中定义的内容来限定的。
权利要求
1.一种电容倍增器，包括具有第一电容C的电容器，连接在第一节点和第二节点之间；连接在第二节点上的有源负荷，用于利用来自在有源负荷内流动的第一电流电平I的自偏压在其上产生偏压；以及连接在第一节点和第二节点上的倍增部分，用于利用在倍增部分内流动的第二电流电平N*I在第一节点产生第二电容(N+1)*C。
2.权利要求1的电容倍增器，其中所述有源负荷包括连接在高压电源和第二节点之间的PMOS晶体管；和连接在低压电源和第二节点之间的NMOS晶体管；其中第一电流电平I流过有源负荷的PMOS和NMOS晶体管。
3.权利要求2的电容倍增器，其中PMOS晶体管的漏极和栅极连接在一起，其中NMOS晶体管的漏极和栅极连接在一起。
4.权利要求2的电容倍增器，其中倍增部分包括连接在高压电源、第二节点和第一节点之间的PMOS晶体管；以及连接在低压电源、第二节点和第一节点之间的NMOS晶体管，其中第二电流电平N*I流过倍增部分的PMOS和NMOS晶体管。
5.权利要求4的电容倍增器，其中倍增部分的PMOS晶体管的W/L是有源负荷的PMOS晶体管的W/L的N倍，并且其中倍增部分的NMOS晶体管的W/L是有源负荷的NMOS晶体管的W/L的N倍。
6.权利要求2的电容倍增器，其中电容倍增器的带宽是(gmn+gmp)/C，其中gmn是有源负荷的NMOS晶体管的跨导，gmp是有源负荷的PMOS晶体管的跨导。
7.权利要求1的电容倍增器，其中有源负荷包括连接在高压电源和第二节点之间的PMOS晶体管的PMOS偏压栅-阴放大器；以及连接在低压电源和第二节点之间的NMOS晶体管的NMOS偏压栅-阴放大器，其中第一电流电平I流过有源负荷的PMOS和NMOS偏压栅-阴放大器。
8.权利要求7的电容倍增器，其中有源负荷的PMOS偏压栅-阴放大器由两个PMOS晶体管组成，而有源负荷的NMOS偏压栅-阴放大器由两个NMOS晶体管组成。
9.权利要求7的电容倍增器，其中在高压电源和低压电源之间配置PMOS和NMOS偏压栅-阴放大器的晶体管的栅-源电压降的整数倍。
10.权利要求7的电容倍增器，其中倍增部分包括连接在高压电源、第二节点和第一节点之间的PMOS晶体管的PMOS栅-阴放大器；以及连接在低压电源、第二节点和第一节点之间的NMOS晶体管的NMOS栅-阴放大器，其中第二电流电平N*I流过倍增部分的PMOS和NMOS栅-阴放大器。
11.权利要求10的电容倍增器，其中倍增部分的PMOS栅-阴放大器由两个PMOS晶体管组成，而倍增部分的NMOS栅-阴放大器由两个NMOS晶体管组成。
12.权利要求10的电容倍增器，其中倍增部分的每个PMOS晶体管的W/L是有源负荷的每个PMOS晶体管的W/L的N倍，而其中倍增部分的每个NMOS晶体管的W/L是有源负荷的每个NMOS晶体管的W/L的N倍。
13.一种电容倍增器，包括多个电容器，每个电容器都连接在第一节点上，并且具有各自的第一电容Ci；用于每个电容器的各自的偏压部分，产生各自的偏压；以及用于每个电容器的各自的倍增部分，通过使流过倍增部分的电流电平I乘以各自的Ni，在第一节点生成各自的第二电容(Ni+1)*Ci，其中各自的偏压影响电流电平I。
14.权利要求13的电容倍增器，其中第一节点的总电容是多个电容器的各自的第二电容的总和。
15.权利要求13的电容倍增器，进一步包括偏流部分，产生由各自的偏压部分和各自的倍增部分使用的偏流。
16.权利要求13的电容倍增器，其中多个电容器包括两个电容器，每个电容器的电容为C/2，并且其中每个电容器的各自的倍增部分通过使电流电平I乘以N，在第一节点产生各自的第二电容(N+1)*C/2。
17.权利要求13的电容倍增器，其中多个电容器包括第一电容器和第二电容器，其中第一电容器的各自的偏压部分包括连接在高压电源和电流源之间的PMOS晶体管，该PMOS晶体管的漏极和栅极连接在一起；其中第二电容器的各自的偏压部分包括连接在低压电源和电流源之间的NMOS晶体管，该NMOS晶体管的漏极和栅极连接在一起。
18.权利要求13的电容倍增器，其中多个电容器包括第一电容器和第二电容器，其中第一电容器的各自的偏压部分包括连接在高压电源和电流源之间的PMOS晶体管，PMOS晶体管的栅极连接在一起，用于在其上产生各自的偏压；其中第二电容器的各自的偏压部分包括连接在低压电源和电流源之间的NMOS晶体管，NMOS晶体管的栅极连接在一起，用于在其上产生各自的偏压。
19.权利要求13的电容倍增器，其中多个电容器包括第一电容器和第二电容器，其中第一电容器的各自的倍增部分包括连接在高压电源和第一节点之间的PMOS晶体管的第一PMOS栅-阴放大器，以及连接在高压电源和第一电容器的另一节点之间的PMOS晶体管的第二PMOS栅-阴放大器，其中第一电容器上连接有第一电流源；其中第二电容器的各自的倍增部分包括连接在低压电源和第一节点之间的NMOS晶体管的第一NMOS栅-阴放大器，以及连接在低压电源和第二电容器的另一节点之间的NMOS晶体管的第二NMOS栅-阴放大器，其中第二电容器上连接有电流源。
20.权利要求19的电容倍增器，其中电流电平I流过第二PMOS栅-阴放大器和第二NMOS栅-阴放大器的每一个，以及其中电流电平N*I流过第一PMOS栅-阴放大器和第二NMOS栅-阴放大器的每一个，用于产生第一和第二电容器的每一个的各自的第二电容(N+1)*Ci。
21.权利要求20的电容倍增器，其中第一PMOS栅-阴放大器的每个晶体管的W/L是第二PMOS栅-阴放大器的每个晶体管的W/L的N倍，而第一NMOS栅-阴放大器的每个晶体管的W/L是第二NMOS栅-阴放大器的每个晶体管的W/L的N倍。
全文摘要
一种电容倍增器，包括自偏压有源负荷，用于在不需要单独的偏流的情况下产生稳定的偏压。此外，电容倍增器包括在倍增部分内的栅－阴放大器，用于增加输出阻抗并因而提高充电/放电效率。另外，电容倍增器设置有多个倍增路径，用于降低噪音的影响，从而更加稳定地产生倍增的电容。
文档编号H03H11/00GK1607726SQ20041009512
公开日2005年4月20日 申请日期2004年9月15日 优先权日2003年9月15日
发明者金永镇, 黄仁哲, 李汉一, 李在宪 申请人:三星电子株式会社