专利名称：三值解码器电路及方法
技术领域：
本发明涉及采样电路；且更具体而言涉及一种用于对输入信号的至少三个状态进行解码的三值解码器电路及方法。
背景技术：
人们对改良在各种电子系统及产品中所用的数字系统的持续需求已使对此种系统的要求更加严格。例如，现代数字系统必须具有增大的灵活性及可靠性，并希望需要更低的电源电平及更高的噪声容限。可在一数字芯片或装置上得到的端子引脚的数量往往会限制数字系统的功能。在典型的数字系统中，每一信号引脚均代表两个逻辑值，即逻辑“0”值及逻辑“1”值。为增加功能，引入一被赋予一逻辑值“Z”的高阻抗状态或三态，从而需要使用三值或三态解码器电路来检测此种“Z”值状态。
现有的三值解码器电路通常依赖使用两个阈值来将一三态输入信号迫至一中轨值，并将所述三态输入信号与这两个阈值相比较。例如，参见图1，一现有技术的三态解码器电路100包括一对输入缓冲器BUF1和BUF2及一数字调节电路102。输入缓冲器BUF1和BUF2经配置以在耦接至一电阻器除法电路与地GND之间及一正极轨条电源VDD与地GND之间的输入引脚SIGNALIN处接收一三态输入信号，并用于分别提供一上阈值及一下阈值，例如0.3倍的VDD及0.7倍的VDD。数字调节电路102经配置以自输入缓冲器BUF1及BUF2接收输出信号N1及N2，并提供输出信号OUT1及OUT2。参见图2，图中显示一现有三态解码器电路200的另一实例。解码器电路200与解码器电路100相似，只是输入缓冲器BUF1及BUF2分别由比较器COMP1及COMP2取代，并进一步配置有一包括电阻器R3、R4及R5的参考除法器电路。所述参考除法器电路经配置以产生所述上阈值及下阈值，例如0.3倍的VDD及0.7倍的VDD。
在解码器电路100及200两者中，为所述中轨值(VDD/2)所选的值及这两个阈值需要具有高的精度才能发挥正确的功能。例如，参见图3，一图解说明用于有利于对输入引脚SIGNALIN处的三态信号进行比较及检测的检测容限图表明，所述中轨值VDD/2(代表所述“Z”状态)的变化容限与所述上阈值及下阈值的容限相比相对较小，此需要具有更高的精度。所述精度会受到各个组件的匹配情况、以及工艺、温度及电源波动的影响。例如，电阻器失配、比较器偏移及其他类似的缺陷均可导致难以获得高的精度。此外，随着电源在更低功率应用中的按比例缩小，阈值及对应的容限会进一步缩小，从而要求具有甚至更高的精度。
发明内容
根据本发明的各个方面，提供一种用于对一输入信号的至少三个逻辑值进行解码的三值解码器及方法。一实例性三值解码器及方法可有利于对输入信号进行解码而无需使用阈值及/或将三态输入信号迫至一中轨值来进行三态检测，且对产品、过程、电源电平或温度的变化的依赖性降低。
根据一实例性实施例，一实例性三值解码器电路包括一开关电路、一反馈回路及一序列检测器。一实例性开关电路经配置以有利于通过所述反馈回路的控制对一三态输入信号进行采样，且所述序列检测器经配置以通过在一采样周期期间对所述三态输入信号的至少两个样本进行检测来将所述三态输入信号解码成一两位数字信号。
根据一实例性实施例，一开关电路包括既可配置有也可不配置有限流电阻器的可控上拉及下拉开关，而一反馈回路可包括一触发器装置，所述触发器装置经配置以每次一个地启用所述上拉及下拉开关以提供一有代表性的采样序列。一实例性序列检测器可包括各种用于将所述采样序列解码成一两位数字信号的逻辑配置。
根据其它实例性实施例，一实例性序列检测器可经配置以在一采样周期期间对所述三态输入信号的三个或更多个样本进行检测以提供更大的可靠性及/或错误过滤。
图1(现有技术)为一现有技术三态解码器的一示意图；图2(现有技术)为另一现有技术三态解码器的一示意图；图3(现有技术)为一表示可供用于现有技术三态解码器的检测容限的图解；图4图解说明一根据本发明一实例性实施例的实例性三值解码器电路的一示意图；图5图解说明一根据本发明另一实例性实施例的实例性三值解码器电路的一示意图；图6A及6B图解说明根据本发明一实例性实施例用于一序列检测器电路的实例性逻辑的示意图；图7图解说明一根据本发明的一实例性实施例用于一实例性三值解码器电路的计时及序列图；及图8图解说明一通过一根据本发明一实例性实施例的实例性三值解码器电路解决的实例性错误序列。
具体实施例方式
本文可就各种功能组件来阐述本发明。应了解，这些功能组件也可由任意数量的配置成实施指定功能的硬件组件来实现。例如，本发明可采用各种集成组件，例如缓冲器、电流反射镜、及由各种电气装置(例如电阻器、晶体管、电容器、二极管及其他其值可经适当配置以用于各种预定目的的类似装置)构成的逻辑装置。另外，可在任意数量的数字或模拟应用中实践本发明。然而，为便于进行举例说明，本文将结合可用于模拟-数字转换器(ADC)或数字-模拟转换器(DAC)中的解码器电路来阐述本发明的各实例性实施例。此外，应注意，虽然各种组件可适当地耦接或连接至实例性电路中的其它组件，但此种连接或耦接可通过组件之间的直接连接或通过经由位于其间的其它组件及装置的连接来实现。
根据本发明的各个方面，提供一种用于对一输入信号的至少三个值进行解码的三值解码器及方法。一实例性三值解码器及方法可有利于对输入信号进行解码而无需使用阈值及/或将三态输入信号迫至一中轨值以与所述阈值相比较来进行三态检测，且对产品、工艺、温度或电源电平的变化的依赖性降低。一实例性三值解码器电路可配置于一模拟-数字转换器(ADC)、数字-模拟转换器(DAC)、或任何其中可利用三态解码器的其它应用中。
参见根据本发明一实例性实施例的图4，一实例性三值解码器电路400包括一开关电路42、一反馈回路404及一序列检测器406。开关电路402经配置以有利于通过反馈回路404的控制对一输入端子SIBNALIN处的三态输入信号进行采样，且序列检测器406经配置以将所述三态输入信号解码成一两位数字信号。
根据一实例性实施例，开关电路402包括以一类似反相器的结构配置于一上电源轨条VDD与地之间的的可控的上拉开关MP及下拉开关MN。开关MP及MN可包括基于FET(场效晶体管)的装置，例如晶体管装置MP及MN的源极端子分别耦接至电源轨条VDD及地，而各自的漏极端子一起耦接至输入端子SIGNALIN。除基于晶体管的装置之外，开关MP及MN还可包括任何经配置以提供切换功能的其它装置或组件。
开关MP及MN经适当配置以不使在输入端子SIGNALIN处接收的任何三态输入信号具有过高的功率，例如，开关MP及MN可配置成具有小的驱动能力的更弱的装置。并非将开关MP及MN配置成具有更小驱动能力的更弱的装置，根据另一实例性实施例，开关电路402也可配置有限流电阻器。例如，参见图5，一开关电路502可包括与开关MP及MN一起配置的限流电阻器R2及R1。限流电阻器R2及R1可实现对开关MP及MN的更大程度的控制-例如通过实现对向在输入端子SIGNALIN处所具有的任何寄生负载电容充入电流及从所述寄生负载电容泄放电流的更大程度的控制，且因此实现更快的切换功能。
反馈回路404经配置以对在输入端子SIGNALIN处接收到的三态输入信号的状态进行采样并为序列检测器406提供一有代表性的采样序列。反馈回路每次一个地适当地启用上拉开关MP及下拉开关MN。例如，如果在输入端子SIGNALIN处的一采样值为“0”，则反馈回路404启用上拉开关MP，而如果在输入端子SIGNALIN处的采样值为“1”，则反馈回路404启用下拉开关MN。
根据一实例性实施例，反馈回路404包括一经配置以对一数据输入端子D上的三态输入信号进行采样并在一输出端子Q上提供一延迟的输出信号的延迟触发器(D触发器)装置408。触发器装置408可包括一边缘触发装置，例如一经配置以在出现一上升边缘时或在一时钟信号的一下降边缘处改变输出信号Q的状态的D触发器。端子Q上的输出信号以一反馈配置形式耦接至上拉开关MP及下拉开关MN的栅极端子，以根据端子D上的采样值来适当地启用开关MP及MN。另外，D触发器装置408可通过一时钟信号CLOCK来适当地计时。
在工作期间，当端子D采样到输入端子SIGNALIN处的三态输入信号为“0”时，将在一由边缘触发的延迟后出现值为“0”的输出Q，从而接通上拉开关MP并将输入端子SIGNALIN拉高。只要采样信号保持为“0”，便会实现一为“0，0，0，0，0...”的采样序列。在端子D采样到输入端子SIGNALIN处的三态输入信号为“1”的情况下，在一由边缘触发的延迟后还将出现值为“1”的输出Q，从而启用下拉开关MN并将输入端子SIGNALIN下拉。只要采样信号保持为“1”，便会实现一为“1，1，1，1，1...”的采样序列。
在所述三态输入信号处于高阻抗“Z”状态中的情况下，将依序启用开关MP及MN。例如，在一采样周期期间，将启用上拉开关MP，从而将输入端子SIGNALIN拉高，并将在所述采样周期期间对逻辑“1”进行采样。在下一采样周期期间，将启用下拉开关MN，从而将输入端子SIGNALIN下拉，并将在所述采样周期期间对逻辑“0”进行采样。只要采样信号保持在高阻抗“Z”状态中，便会实现一为“1，0，1，0，1，0...”的采样序列。也可通过一为“0，1，0，1，0，1...”的采样序列来实现高阻抗“Z”状态。
虽然反馈回路404可包括有利于对开关电路402进行控制的单个D触发器装置408，但反馈回路404也可包括其它配置。例如，反馈回路404可包括不同的触发器装置配置及/其它触发器装置。此外，反馈回路404可包括任何有利于控制开关电路402并为序列检测器406提供一有代表性的采样序列的其它逻辑配置。
序列检测器406经配置以在一输入端子IN处自反馈回路404接收一采样序列并在输出端子OUT2及OUT1处提供一两位数字信号。还可通过时钟信号CLOCK来对序列检测器406进行适当的计时。根据检测到上述三个序列中的哪一个，序列检测器406在输入端子SIGNALIN处提供一代表逻辑“0”、“1”或“Z”状态的两位数字信号。
一实例性序列检测器406可包括各种用于将所述采样序列解码成一两位数字信号的逻辑配置。例如，序列检测器406可经配置以通过在一采样周期期间对所述三态输入信号的至少两个样本进行检测来将所述三态输入信号解码成一两位数字信号。借助至少两个样本来对一三态信号进行解码是为判定是处于一低状态“0”(0，0)、一高状态“1”(1，1)还是一高阻抗状态“Z”(1，0或0，1)所必需的。为了实现更大的可靠性，根据其它实例性实施例，一实例性序列检测器可经配置以在一采样周期期间对所述三态输入信号的三个或更多个样本进行检测以提供更大的可靠性及/或错误过滤。
例如，参见图6A，一实例性序列检测器600经配置以在一采样周期期间对所述三态输入信号的三个样本进行检测。序列检测器600包括D触发器装置602、604、606及608。触发器装置602经配置以对代表一由反馈回路404中的一D触发器提供的延迟输出信号的延迟信号IN进行采样，并提供一延迟输出Q2，而触发器装置604经配置以对延迟输出Q2进行采样并提供一延迟输出Q3，从而能够在序列检测器600提供一输出信号前对至少三个样本进行解码。触发器装置602及604可由时钟信号CLOCK适当地触发。
触发器装置606及608经配置以为序列检测器600提供一保持或存储功能。触发器装置606在OUT1处提供一延迟输出信号，即作为检测器600的两位数字输出信号中的一位，而触发器装置608在OUT2处提供一延迟输出信号，即作为检测器600的两位数字输出信号中的第二位。一反相时钟信号ICLOCK由一反相器624提供至一AND栅极610，其中所述输出进一步经配置以在通至AND门610的两个输入端子均处于“高”状态时触发触发器装置606及608。
为了确认输出端OUT1及OUT2是否在提供可靠的输出信号，序列检测器600进一步包括用于将一有效信号VALID提供至AND门610的其他逻辑装置。在图6A所示的实例性实施例中，序列检测器600包括一NOR门612、一AND门614、及经配置以接收信号IN、Q2及Q3的XOR门616和618。例如，信号IN、Q2及Q3由NOR门612及AND门614采样，信号IN及Q2由XOR门616采样，而信号Q2及Q3由XOR门618采样。NOR门612及AND门614的输出信号可由一OR门622接收，而XOR门616及618的输出信号首先由一AND门620接收以提供一还由OR门622接收到的输出信号。NOR门612的输出信号代表一所检测到的“0”状态有效，AND门614的输出信号代表一所检测到的“1”状态有效，且AND门620的输出信号代表一所检测到的“Z”状态有效。另外，NOR门612的输出信号适当地耦接至触发器606的输入端子，而AND门614的输出信号则耦接至触发器608的输入端子。
因此，例如，参见一逻辑表650，对于一“0”值三态输入信号而言，一“0”将出现在触发器602的输入端子IN处并最终出现在延迟输出信号Q2及Q3处，从而使NOR门612的输出处于一“高”状态，即代表一经解码状态ZERO＝1，且输出位信号OUT2及OUT1分别提供“0”及“1”状态，由此指示所检测到的三态信号的一经解码的“0”值。对于一“1”值三态输入信号而言，一“1”将出现在触发器602的输入端子IN处并最终出现在延迟输出信号Q2及Q3处，从而使AND栅极614的输出处于一“高”状态，即代表一经解码的状态ONE＝1，且输出位信号OUT2及OUT1分别提供“1”及“0”状态，由此指示所述三态信号的一经解码的“1”值。最后，对于一“Z”值三态输入信号而言，一“0”将出现在触发器602的输入端子IN处，随后分别在延迟输出信号Q2及Q3处出现“1”及“0”，或一“1”将出现在触发器602的输入端子IN处，随后分别在延迟输出信号Q2及Q3处出现“0”及“1”；结果，AND门620的输出将处于一“高”状态，即代表一经解码的状态Z＝1，且输入位信号OUT2及OUT1二者均提供“0”状态，以指示所述三态信号的一经解码的“Z”值。
相应地，另外参见图7，一实例性计时图700图解说明，对于输入端子SIGNALIN处的一“0”值三态输入信号而言，一接至序列检测器600的输入信号IN将保持为“低”直至在按顺序为“高”之前出现一时钟循环的上升边缘为止。然而，一采样序列将适当地等待至出现一下降边缘才发生改变-即变为SEQUENCE＝1。另外，序列检测器600的输出将保持不变直至获得三个样本为止。因此，例如，在其中输入信号IN为“高”的三个时钟循环后，序列检测器600的输出将变成“1”，以指示所述三态信号的一经解码的“1”值。相应地，序列检测器600每次适当地读取三个样本以对一三态输入信号进行解码。另外，一“Z”状态条件会实现与“0”及“1”状态条件基本相同的噪声容限，从而使序列检测器600能够基本上不受缩减的电源电平的影响。
只要被采样的三态输入信号为有效序列，图6A中所图解说明的实例性序列检测器600便可有利于实现非常可靠的结果。然而，在产生采样闪信号的情况下，序列检测600可能错误地对此种闪信号进行解码。例如，暂时参见图8中所示的一序列图800，通过监控一有效序列802的前三个样本“0，0，0，0...”，序列检测器600可适当地对所述采样序列进行解码以提供一“0”状态；然而，通过监控一错误序列“0，1，0，0...”的前三个样本，序列检测器600可错误地提供一经解码的“Z”状态。为了解决此种错误，根据另一实例性实施例，序列检测器600可配置有错误过滤功能，以基本上排除错误地对信号进行解码。
例如，一实例性序列检测器600可配置有一个或多个额外的触发器装置以提供额外的延迟采样输出。参见图6B，实例性序列检测器600可配置有一额外的D触发器605，所述额外的D触发器605经配置以对延迟输出Q3进行采样并提供一延迟输出Q4，从而能够在序列检测器提供一输出信号前对至少四个样本进行解码。触发器装置605还可由时钟信号CLOCK适当地触发。额外的延迟输出信号Q4可进一步作为一延迟输入信号提供至NOR门612、AND门614及XOR门618(其中延迟输出信号Q2提供至XOR门616及一额外的XOR门617，但不提供至XOR门618)。引入额外的XOR栅极617以防止将一为“0，1，1，0”或“1，0，0，1”的无效矢列式解码成一有效“Z”状态。因此，参见一逻辑表660，在输入信号IN及延迟输出Q2处于不同状态(例如一“0”状态及一“1”状态)且延迟输出Q3及延迟输出Q4也处于不同状态(例如一“0”状态及一“1”状态)的情况下，那么AND门620的输出信号将为“1”，即一经解码的状态Z＝1，从而使输出信号OUT1及OUT2提供“0”状态，以指示一三态输入信号的“Z”状态。
因此，暂时重新参见图8，对于一错误序列“0，1，0，0...”而言，一通过触发器605的延迟输出Q4实现的第四样本804可使序列检测器600能够判定所述序列不代表一经解码的“Z”状态，而是所述“1”状态为一闪信号采样，且因此序列检测器600的输出信号的经解码状态应保持为“0”。
上文已参照各实例性实施例阐述了本发明。然而，所属领域的技术人员应认识到，可在不背离本发明范围的情况下对所述实例性实施例作出改动及修改。例如，可按替代方式(例如(举例而言)通过以双极装置来替换基于FET的开关)来构建各种组件。
此外，一序列检测器每次可读取更多的采样信号，例如通过添加另一触发器装置来接收延迟输出Q4并提供一延迟输出Q5，或添加任意数量的额外触发器装置及延迟输出信号QN。可根据特定应用或鉴于与系统运行相关联的任意数量的因素来适当地选择这些替代形式。
权利要求
1.一种经配置以对一输入信号进行解码的三值解码器电路，所述三值解码器电路包括一经配置以对所述输入信号进行采样的开关电路；一经配置以控制所述开关电路的反馈回路；及一用于对一采样序列进行解码以提供一数字输出信号的序列检测器。
2.如权利要求1所述的三值解码器电路，其中所述开关电路包括一可控上拉开关及一可控下拉开关。
3.如权利要求2所述的三值解码器电路，其中所述上拉开关及所述下拉开关配置有限流电阻器。
4.如权利要求2或3所述的三值解码器电路，其中所述上拉开关包括一PNP基的FET晶体管且所述下拉开关包括一NPN基的FET晶体管。
5.如权利要求1-4中任一权利要求所述的三值解码器电路，其中所述反馈回路包括一经配置以提供所述采样序列的触发器装置。
6.如权利要求5所述的三值解码器电路，其中所述反馈回路包括一边缘触发的延迟触发器装置。
7.如权利要求5或6所述的依赖于权利要求2的三值解码器电路，其中所述触发器装置经配置以提供一输出信号来启动所述开关电路的所述可控上拉开关及所述可控下拉开关的运行。
8.如权利要求1-7中任一权利要求所述的三值解码器电路，其中所述序列检测器包括复数个用于对所述采样序列进行解码的逻辑装置。
9.如权利要求8所述的三值解码器电路，其中所述序列检测器包括一第一触发器装置及一第二触发器装置，其用于接收一采样信号并用于提供至少两个延迟输出信号；一经配置以提供一两位数字信号的保持存储器逻辑电路；及一有效性逻辑电路，其经配置以提供一用于对所述保持存储器逻辑电路进行计时的有效信号并将逻辑采样信号提供至所述保持存储器电路。
10.如权利要求9所述的三值解码器电路，其中所述保持存储器电路包括一经配置以有利于检测一“0”状态的第三触发器及一经配置以有利于检测一“1”状态的第四触发器。
11.如权利要求9或10所述的三值解码器电路，其中所述有效性逻辑电路包括一NOR门、一AND门、及一对经配置以对所述采样信号及所述至少两个延迟输出信号进行采样的XOR门、一用于自所述一对XOR门接收输出信号的AND门、及一经配置以自所述NOR门、所述AND门、及所述一对XOR门接收输出信号的OR门。
12.如权利要求10所述的三值解码器电路，其中所述序列检测器包括一用于提供一错误过滤功能的第五触发器装置，所述第五触发器经配置以自所述第二触发器装置接收一延迟输出信号并提供一第三延迟输出信号。
13.一种模拟-数字转换器电路，其包括一经配置以对一三值输入信号进行解码的三值解码器电路，所述三值解码器电路包括一包括一对可控开关的开关电路；一经配置以控制所述一对开关并提供一采样序列的反馈回路；及一经配置以对所述采样序列进行解码以提供一两位数字输出信号的序列检测器。
14.一种用于对一三态信号进行解码的方法，所述方法包括通过一开关电路接收所述三态信号；通过一反馈回路来控制所述开关电路以对所述三态信号进行采样；自所述反馈回路产生一延迟采样信号；及在一序列检测器中对至少两个延迟采样信号进行解码以判定所述三态信号的一逻辑值。
15.如权利要求14所述的方法，其中所述产生所述延迟样本包括使用一边缘触发的D触发器对所述三态信号进行采样。
16.如权利要求14或15所述的方法，其中所述解码包括产生一有效性信号并提供一保持存储器功能以对所述三态信号进行解码。
17.如权利要求14-16中任一权利要求所述的方法，其中所述解码包括在所述序列检测器中对至少三个延迟采样信号进行解码。
全文摘要
本发明提供一种用于对一输入信号的至少三个状态进行解码的三值解码器及方法。一种实例性三值解码器及方法可有利于对输入信号进行解码而无需使用阈值及/或将一三态输入信号迫至一中轨值来进行三态检测，且对产品、工艺及温度的波动的依赖性降低。一实例性的三值解码器电路包括一开关电路402、一反馈回路404及一序列检测器406。开关电路402包括一上拉开关MP及一下拉开关MN，所述上拉开关MP及下拉开关MN带有可选的限流电阻器且受反馈回路404的一触发器408的一输出Q的控制以将所述三态输入信号的一采样序列提供至序列检测器406。序列检测器406通过在一采样周期期间对所述三态输入信号的至少两个样本进行检测来将所述三态输入信号解码成一两位数字信号。
文档编号H03M1/38GK1961484SQ200580017719
公开日2007年5月9日 申请日期2005年6月6日 优先权日2004年6月4日
发明者保罗·斯图里克, 雨果·张 申请人:德州仪器公司