一种面向体域网的双模式bch解码器电路的制作方法
【技术领域】
[0001] 本发明属于纠错控制编码技术领域，具体涉及一种面向体域网的双模式BCH解码 器电路。应用场景为可穿戴设备，其他相关应用或任何支持BCH码的低功耗通信系统。
【背景技术】
[0002] 纠错控制编码广泛运用在各类通信系统中，除了能够增加通信的可靠性之外，弓I 入纠错编码还可W减小通信系统的功耗，提升系统的能量效率。通过编码，发射端可W在更 小的发射功率下达到相应的可靠性指标。当发射端由于引入纠错控制编码而节省的功耗大 于编解码的功耗时，就可W获得系统功耗的降低和能量效率的提升。
[0003] 在可穿戴设备中也有对纠错控制编码的应用，2012年发布的体域网标准IE邸 802. 15. 6是针对植入式或可穿戴设备间组网通信所设计的标准。该标准规定了物理层和介 质访问控制子层的协议，物理层包括窄带、超宽带和人体信道H个协议。窄带协议用于低功 耗信息传输，使用了BCH(63, 51)纠错控制编码。
[0004] BCH码的编码增益与解码算法相关，软解码可W达到更好的编码增益，即更多的发 射功率节约，但会引入更多的解码功耗。由于随着通信信道的恶化，发射信号在传输过程中 所经历的衰减的提高，引入由更强纠错能力的纠错控制编码所带来的发射功率节约会愈加 显著，所W在该种情况下应用软解码对系统能量效率提升更有利。相反的，在通信信道良好 的情况下，编码增益小但更简单、编解码代价更小的硬解码算法更加节省功耗，能量效率更 商。
[0005] 对于体域网，不同的通信场景下信道模型不同，因此使系统能量效率最高的解码 算法也不尽相同。为了在不同通信场景下实现低功耗、高能量效率的通信，需要解码器能够 支持不同解码算法，并能够在算法间切换。
【发明内容】
[000引本发明的目的在于提供一种面向体域网的双模式BCH解码器电路结构，W支持软 解码和硬解码两种模式，可W根据应用场景和信道情况进行模式切换，实现低功耗，高能量 效率的无线传输。
[0007] 本发明提供的面向体域网的双模式BCH解码器电路结构，在软判决模式下，采用 II型化ase软解码算法对输入码字进行解码。其中化ase软解码算法中的硬解码模块与硬 解码模式中使用的硬解码模块是同一个模块，该样减小了硬件开销。本发明结构包括：硬解 码模块、解码控制单元和时钟生成模块。硬解码模块负责在硬解码模式下对输入的待解码 字进行解码，W及在软解码模式下对每次迭代产生的测试序列解码；解码控制单元内部包 括有限状态机、测试序列生成模块、候选码字缓存、解码输出模块。解码电路的工作模式切 换和解码算法是通过解码控制单元中的有限状态机来控制的。有限状态机接收外部控制信 号，W及硬解码模块输出的状态信号和数据，据此作出状态转移、控制测试序列生成模块、 候选码字缓存、硬解码模块和时钟生成模块。时钟生成模块由状态机控制，生成符合吞吐率 要求频率的时钟，即利用分频器生成符合相应模式吞吐率要求频率的时钟，工作在硬解码 模式下的时钟由软解码模式时钟八分频得到。
[0008] 本发明除时钟和复位端外，输入信号包括；（1)模式选择；一位，表示配置解码电 路结构工作在硬解码模式下或软解码模式下；（2)硬判决码字输入；一位，待解码字由此端 串行输入至解码电路结构；（3)不确定位置1 ;六位，表示输入码字中置信度最低的位置； (4)不确定位置2 ;六位，表示输入码字中置信度次最低的位置；（5)开始信号；一位，在输入 第一位待解码字之前变成有效，开启解码电路。输出信号包括；（1)解码正确标志：一位，表 示输入的码字是否解码成功；（2)输出数据有效标志；一位，在串行输出解码结果时有效； (3)数据输出；一位，串行输出解码结果；（4)ready信号；一位，无效时表示解码电路没有在 进行解码工作，可W开始新的解码工作。
[0009] 本发明中，硬解码模块首先根据输入的码字生成相应的伴随式，并根据伴随式判 断输入码字中是否存在错误，据此设定错误标志信号；接下来错误位置多项式计算模块根 据伴随式生成错误位置多项式；钱搜索模块对错误位置多项式进行求解，获得错误位置向 量，并判断输入码字的错误是否可纠正，据此设定解码成功标志是否有效，求解得到的错误 位置向量串行输出，由开始/结束标志表征错误位置向量输出的开始和结束。
[0010] 本发明中，软解码模式采用II型化ase软解码算法进行解码，根据不确定位置生 成四个测试序列，将其分别输入到硬解码模块中进行解码，将解码成功后生成的码字与未 进行硬判决的原始序列进行比较，取欧式距离最小的码字作为最终编码结果输出。具体说 来，当解码器电路工作在软解码状态下时，解码器控制单元内部的测试序列生成模块在有 限状态机的控制下，根据输入的不确定位置1和不确定位置2生成四个测试序列，将其分别 输入到硬解码模块中进行解码，将解码成功后生成的码字存入候选码字缓存；四个测试序 列全部解码完成后解码输出模块将候选码字缓存中的码字分别与待解码字进行欧氏距离 比较，选取欧式距离最小的码字作为最终编码结果输出。
[0011] 本发明提出解码电路结构在解码器控制单元中有限状态机的控制下完成解码过 程并实现双模式解码。有限状态机根据解码电路的模式选择输入端的值相对应的模式，控 制其他电路模块进行硬解码或软解码过程。符合条件的解码结果存储在解码器控制单元中 的候选码字缓存中，由解码器控制单元中的输出模块控制输出。
[0012] 本发明提出的上述支持硬解码和软解码双模式BCH解码器电路结构，可用于对体 域网标准IE邸802. 15. 6中窄带物理层所采用的BCH(63,51)码的解码；能够在不同的应用 场景下切换至更优的解码模式。在信道恶劣、衰减较大的信道下使用软解码算法，而在信道 良好的情况下使用硬解码算法，从而达到在体域网的不同场景均能提升能量效率的目的。
【附图说明】
[001引图1是一种面向体域网的双模式BCH解码器电路结构。
[0014] 图2是II型化ase软解码算法示意图。
[0015] 图3是硬解码模块结构。
[0016] 图4是解码器控制单元结构。
[0017] 图5是解码器控制单元状态机状态转移图。
【具体实施方式】
[0018] 为更加清楚明白地阐述本发明的目的、技术方案及优势，下文结合附图及实施例， 对本发明进一步进行阐释。
[001引参见图1，本发明提供了一种支持双模式的BCH解码电路结构，该解码电路除时钟 和复位端外，还包括五个输入信号和四个输出信号。输入信号包括；（0模式选择；一位， 表示配置解码电路结构工作在硬解码模式下或软解码模式下；（2)硬判决码字输入；一位， 待解码字由此端串行输入至解码电路结构；（3)不确定位置1 ;六位，表示输入码字中置信 度最低的位置；（4)不确定位置2 ;六位，表示输入码字中置信度次最低的位置；（5)开始信 号：一位，在输入第一位待解码字之前变成有效，开启解码电路。输出信号包括：（0解码 正确标志；一位，表示输入的码字是否解码成功；（2)输出数据有效标志；一位，在串行输出 解码结果时有效；（3)数据输出；一位，串行输出解码结果；（4)ready信号；一位，无效时表 示解码电路没有在进行解码工作，可W开始新的解码工作。解码电路结构包括；（0硬解 码模块：用来在硬解码模式下对输入的码字，或者在软解码模式下对每次迭代中待解码的 测试序列进行BCH硬解码操作；（2)解码器控制单元：本设计中用有限状态机来实现，该控 制单元接收输入到解码电路结构中的原始码字和控制信号，控制时钟生成模块，与硬解码 模块交互，并生成解码电路结构的最终输出；（3)时钟生成模块：根据解码电路所工作的模 式，由解码器控制单元控制对输入时钟进行相应的分频，生成满足相应模式吞吐率要求的 时钟。
[0020] 本发明中，硬解码模式采用基于BERLffiAMP-MASSEY算法的解码算法，首先计算待 解码字的伴随式，据此利用BERLEKAMP-MASSEY计算差错位置多项式，然后用钱搜索算法求 解差错位置多项式，判定待解码字错误是否可解，并得到表征待解码字错误位置的差错向 量，与待解码字异或得到解码输出。
[0021] 本发明中，软解码模式采用II型化ase软解码算法进行解码，如图2所示，解码算 法200,步骤201接收输入的码字和可信度最小的两个位置，即图1中的不确定位置1和不 确定位置2。步骤202据此生成测试序列，测试序列的特征是其它位置为输入码字的值，可 信度最小的位置分别原值或原值取反的所有排列组合，每执行一次步骤202生成一个新的 测试序列，生成顺序为格雷码编码顺序。步骤203将生成的测试序列进行硬解码，解码算法 与硬解码模式所采用的解码算法相同，解码完成后步骤204判断解码结果是否生成了有效 的码字，若有，则将码字存入到候选码字缓存中，进行步骤205,否则直接进行步骤205。步 骤205判断是否还有测试序列没有进行解码，若有，则返回步骤202,否则进入步骤206,比 较缓存中所有候选码字与原始码字的欧式距离，选取最小者为解码输出。
[0022] 硬解码模块由伴随式计算模块31，错误位置多项式计算模块32,钱搜索模块33组 成。见图3所示。伴随式计算模块31计算待解码字的伴随式，并判断码字中是否有错误； 错误位置多项式计算模块32据此计算待解码字的错误位置多项式；钱搜索模块33对错误 位置多项式进行求解，求得待解码字中有错误的位置，生成错误向量，并判断待解码字中的 错误是否可解。伴随式计算模块31的开始信号与数据输入均由控制单元提供，在开始信号 有效之后开始工作，待解码字通过数据输入端串行输入至伴随式计算模块，63个时钟周期 后数据输入完成，据此计算待解码字的伴随式，计算完毕后，输出的计算完成信号有效，同 时计算得到的伴随式串行输出；同时，伴随式计算模块31通过判断伴随式是否为0判定待 解码字中是否有错误，据此生成错误存在标志。伴随式计算模块31的计算完成信号与错误 位置多项式计算模块32的ready信号相与，生成输入模块32的开始信号，目的是防止在模 块32计算过程中模块31的计算完成信号意外产生的毛刺对计算产生影响。输入的开始信