专利名称：电源电压递降电路、延迟电路以及具有后者的半导体装置的制作方法
技术领域：
本发明涉及延迟电路，并且具体地，涉及抑制依赖于制造条件变化的延迟电路以及具有所述延迟电路的半导体装置。
背景技术：
半导体装置在容量方面越来越增加了。在动态随机存取存储器(在下文中缩写为DRAM)中，1吉比特的DRAM已被投入实际使用。在这样的半导体装置中，使用通过递降或降低外部电源电压获得的内部电源电压。然而，在内部电源电压为递降低电压的情况下，响应制造条件的变化，例如晶体管阈值电压的变化，内部电路的延迟时间变化很大。因此，定时生成电路中延迟电路的延迟时间变化，以致在内部电路之中不能建立同步。结果，难以确保半导体装置的稳定操作。
为了避免上述问题，日本待审专利申请公布(JP-A)No.2004-20325(参考文献1)披露了包含用于生成级别彼此不同的多个电压的多级电压生成装置的半导体装置。电压中最佳的一个被选择作为用于内部电路的电源电压以由此校正内部电路的延迟时间。日本待审专利申请公布(JP-A)No.H09-8617(参考文献2)披露了一种延迟控制电路，用于通过比较外部时钟和内部时钟、参考比较的结果控制电荷泵电路以及向延迟电路提供电荷泵电路的输出电压作为控制信号来控制延迟电路的延迟时间。日本待审专利申请公布(JP-A)No.H05-12872(参考文献3)披露了包含选择器的半导体存储器，所述选择器用于选择控制信号和延迟控制信号中的一种作为内部控制信号。
日本待审专利申请公布(JP-A)No.H04-162113(参考文献4)披露了电源电压递降电路，用于检测基准电压和晶体管阈值电压之间的差，并且将差反馈到电源电压，以便抑制由温度相关性和过程相关性引起的延迟时间的变化。参考图1A到3来说明参考文献4中披露的技术。
参考图1A，电源电压递降电路向半导体电路63供应作为递降电压的内部电源电压。在电源电压递降电路中，基准电压生成电路61生成基准电压Vref。差动放大器62转换基准电压Vref以产生低阻抗递降电压作为内部电源电压Vdd，其被提供给半导体电路63作为电源电压。通过差动放大器62，内部电源电压Vdd接近由基准电压生成电路61生成的基准电压Vref。参考图1B，基准电压Vref被设置得随温度升高而较高，并且随基准电压生成电路的晶体管阈值电压升高而被设置得较高。另一方面，当电源电压恒定时，延迟时间随着温度升高而增加，并且随着晶体管阈值电压提高而增加。因此，如图1C所示，如果基准电压Vref增加，那么就防止了延迟时间的增加。
参考图2，作为一个例子的电源电压递降电路适合于晶体管阈值电压的变化。电压递降电路包括被供应了基准电压Vi的差动放大器73、以差动放大器73的输出供应作为栅极输入的NMOS晶体管71、二极管连接的PMOS晶体管72以及恒流源74。差动放大器73具有以PMOS晶体管72的漏极电势供应的另一个输入。因此，差动放大器73产生由(Vi+Vtn+Vtp)给定并且作为内部电源电压供应的输出电压。这样一来，内部电源电压就比基准电压Vi高NMOS晶体管71的晶体管阈值电压Vtn加上PMOS晶体管72的晶体管阈值电压Vtp。当阈值电压较高时，内部电源电压较高，以致防止了内部电路延迟时间的增加。
参考图3，作为另一个例子的电源电压递降电路包括基准电压生成电路81，其具有温度相关性；基准电压生成电路82，其依赖于晶体管阈值电压；电流源电路83；递降电压输出电路84，用于当操作半导体装置时供应递降电压；以及递降电压输出电路85，用于当半导体装置处于待机状态时供应递降电压。通过相加由温度相关的基准电压生成电路81产生的温度相关基准电压和由依赖于晶体管阈值电压的基准电压生成电路82产生的阈值电压相关基准电压，获得基准电压。这样一来，就产生了具有温度相关性和阈值电压相关性的基准电压作为内部电源电压。
然而，由制造变化引起的延迟时间变化大约为18％。即使当使用上述公布(参考文献4)的电源电压递降电路时，尽管实现了大约10％的改进，但是延迟时间的变化仍然未校正。例如，在1.4V的电源电压下操作的延迟元件具有延迟时间变化如下。在SLOW模式中(例如当Vt阈值电压为高时，操作为慢)，延迟时间为3.10ns。在TYP模式中，延迟时间为2.86ns。在FAST模式中(例如当Vt阈值电压为低时，操作为快)，延迟时间为2.63ns。这样一来，SLOW模式和FAST模式之间的延迟差就大约为18％。在要被补偿的操作范围中，诸如工作条件的变化，像生产过程中晶体管Vt的变化，必须控制18％的延迟差。
如果使用上述参考文献4中的电平Vtn+Vtp+Vi(Vi是固定的电势)以控制延迟差，则获得大约10％的改进。由于依赖于阈值电压(Vtn和Vtp)的电势用作内部递降电压的电势，所以对Vtn和Vtp电平的相关性大约为10％。如果上述电平直接用作用于延迟电路的电源电平，则改进是不够的。因此，进一步的改进是必须的。
如上所述，即使使用依赖于晶体管阈值电压的内部电源电压，延迟时间的变化也仍然未校正。例如，通过使用内部恒定电压，在电源电压相关性方面能够减少有关DRAM的tRCD的读出定时。然而，内部电压的使用导致低电势(在1.8V产品的情况下为约1.4V)。因此，对延迟电路晶体管特性变化的相关性相反地增加了。
发明内容
本发明的目的是提供一种电源电压递降电路，其向延迟电路供应电源电压，所述电源电压使得可以校正由延迟电路的晶体管的制造变化引起的延迟时间的变化。
本发明的另一个目的是提供一种延迟电路，在所述延迟电路中，校正了由延迟电路的晶体管的制造变化引起的延迟时间的变化。
本发明的还一个目的是提供一种半导体装置，其包括延迟电路和电源电压递降电路，所述电源电压递降电路向延迟电路供应电源电压，所述电源电压使得可以校正由延迟电路的晶体管的制造变化引起的延迟时间的变化。
根据本发明的电源电压递降电路、根据本发明的延迟电路以及根据本发明的半导体装置如下(1)一种电源电压递降电路，包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数。
(2)如(1)所述的电源电压递降电路，其中，所述制造变化相关电压等于MOS晶体管阈值电压的n倍，其中n是正整数。
(3)如(1)所述的电源电压递降电路，其中，所述电平生成电路包括差动放大器和输出级，所述输出级包括晶体管，其被供应所述差动放大器的输出；多个晶体管，数目为n(n为正整数)，其每一个都是二极管连接的；以及恒流源，所述晶体管、所述二极管连接的晶体管和所述恒流源在电源电压和内部电源电压之间串联连接，所述差动放大器被供应偏移电压和所述恒流源与所述二极管连接的晶体管的连接点的电势。
(4)如(1)所述的电源电压递降电路，其中，所述m倍电压生成电路包括差动放大器和输出级，所述输出级包括晶体管，其被供应所述差动放大器的输出；以及电阻器，所述差动放大器被供应所述电平生成电路的输出和所述电阻器分压节点的电势。
(5)一种延迟电路，包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述反相电路被供应作为电源电压的电压，所述电压通过相加偏移电压和制造变化相关电压以产生基准电压并且用m乘以所述基准电压而获得，其中m是正数。
(6)一种延迟电路，包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述反相电路被供应作为电源电压的来自电源电压递降电路的输出电压，所述电源电压递降电路包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数。
(7)如(6)所述的延迟电路，其中，从所述延迟时间在制造变化最好条件和制造变化最差条件下基本上相同的电源电压值中，所述电源电压递降电路确定所述偏移电压和所述m值，所述电源电压递降电路在所述延迟电路的所述延迟时间大的条件下产生高电源电压，并且在所述延迟电路的所述延迟时间小的条件下产生低电源电压。
(8)如(6)所述的延迟电路，其中，所述制造变化相关电压等于支配所述延迟电路所述延迟时间的所述MOS晶体管阈值电压的n倍，其中n是正整数。
(9)一种半导体装置，包括延迟电路和电源电压递降电路，所述延迟电路包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述电源电压递降电路包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数，所述延迟电路被供应作为电源电压的所述电源电压递降电路的输出电压。
(10)如(9)所述的半导体装置，其中，读出放大器激活信号由所述延迟电路延迟。
在本发明中，延迟电路具有NMOS或PMOS晶体管占优势的电路结构。电源电压递降电路包括用于产生作为偏移电压与相关于制造变化的电压之和的基准电压的电平生成电路以及m倍电压生成电路。电源电压递降电路的输出电压用作用于延迟电路的电源电压。这样一来，就获得了防止由制造变化引起的延迟时间变化的延迟电路以及具有所述延迟电路的半导体装置。
图1A到1C是用于说明传统技术的示图；图2是传统技术第一例子的电路图；图3是传统技术第二例子的电路图；图4是本发明第一实施例的方框图；图5是图4中显示的延迟电路的电路图；图6是图4中的电平生成电路和电源电压生成电路的电路图；图7是显示第一实施例中的制造变化和延迟时间之间的相互关系的示图；以及图8是用于说明本发明第二实施例的时间图。
具体实施例方式
现在，参考附图来详细说明本发明。
第一实施例参考图4到7来说明本发明的第一实施例。
如图4所示，根据本发明的半导体装置包括电源电压递降电路1和延迟电路2。电源电压递降电路1包括电平生成电路3和m倍电压生成电路4，并且连接到延迟电路2。电平生成电路3被供应偏移电压Voffset，并且产生输出电压(2×Vt+Voffset)，其被递送到m倍电压生成电路4。以输出电压(2×Vt+Voffset)供应作为输入电压，m倍电压生成电路4用m乘以输入电压，以产生m倍的输出电压m×(2×Vt+Voffset)，其被提供给延迟电路2作为电源电压。
电平生成电路3包括差动放大器11、晶体管P5以及晶体管N5、N6和N7。在下文中，每个PMOS晶体管由P在前面的参考数字表示，而每个NMOS晶体管则由N在前面的参考数字表示。差动放大器11被供应偏移电压Voffset和作为晶体管N6源极与晶体管N7漏极的连接点的节点12，并且产生向晶体管P5栅极供应的输出。
晶体管P5的漏极、源极和栅极分别连接到晶体管N5的漏极、外部电源VDD和差动放大器11的输出。晶体管N5的漏极、源极和栅极分别连接到晶体管P5的漏极、晶体管N6的漏极和晶体管P5的漏极。晶体管N6的漏极、源极和栅极分别连接到晶体管N5的源极、晶体管N7的漏极和晶体管N6的漏极。晶体管N7的漏极、源极和栅极分别连接到晶体管N6的源极、内部电源电压VBB和偏压Bias1。
晶体管N7是以偏压Bias1供应作为栅极输入的恒流源电路。随着晶体管开通时电流开始流动，设置例如10nA的恒定电流。因此，每个二极管连接的晶体管N5和N6的电压递降对应于其阈值电压。由于差动放大器11被供应偏移电压Voffset和节点12，所以作为电平生成电路3的输出的晶体管P5的漏极产生输出电压(2×Vtn+Voffset)，其通过将晶体管N5和N6的阈值电压Vtn添加到偏移电压Voffset获得。这里，晶体管N5和N6类似于延迟电路中使用的晶体管，并且具有相同的晶体管特性。
在这个实施例中，使用了包括晶体管N5和N6的两级结构。可选择地，可以使用n级结构以产生输出电压(n×Vtn+Voffset)。代替NMOS晶体管，可以使用类似二极管连接的PMOS晶体管以产生输出电压(n×Vtp+Voffset)根据哪一种晶体管具有在延迟电路的延迟时间中占优势的晶体管性能，确定使用NMOS晶体管还是PMOS晶体管。例如，如果NMOS晶体管占优势，则连接NMOS晶体管。
通常，延迟电路由NMOS和PMOS晶体管两者支配。在这种情况下，将阈值电压Vtn和Vtp添加到基准电势。然而，如果延迟时间由两种类型的晶体管支配，则延迟时间取决于NMOS和PMOS晶体管两者的晶体管特性。因此，用于满足两种特性的结构很复杂。考虑到以上所述，延迟时间优选地由一种类型的MOS晶体管支配。
m倍电压生成电路4包括差动放大器13、晶体管P6以及电阻器R1和R2。m倍电压生成电路4被供应输入电压(2×Vtn+Voffset)，具有在晶体管P6的漏极和电阻器R1的连接点处的输出端，并且产生通过用m乘以输入电压获得的输出电压m×(2×Vtn+Voffset)。差动放大器13被供应来自电平生成电路3的输出电压(2×Vtn+Voffset)以及作为电阻器R1和R2的连接点的节点14，并且产生向晶体管P6的栅极供应的输出。晶体管P6的漏极、源极和栅极分别连接到电阻器R1的一端、外部电源VDD和差动放大器13的输出。电阻器R1具有连接到晶体管P6漏极的一端和连接到电阻器R2一端的另一端。电阻器R2具有连接到电阻器R1另一端的一端和连接到地电势GND的另一端。这里，电阻器R1和R2的分压比由m＝(R1+R2)/R2给出，以致输出电压Vout等于输入电压(2×Vtn+Voffset)的m倍。
延迟电路2包括多个相互连接的反相器15。向第一级反相器供应的输入信号被延迟，并且从最后一级反相器输出。延迟电路2被供应来自m倍电压生成电路4的输出电压Vout作为电源电压。
图5中显示的延迟电路包括上级反相器链和下级反相器链。上级反相器链和下级反相器链中的每一个都包括6个反相器，每个所述反相器都包括负载晶体管P1和驱动晶体管N1，并且所述反相器相互连接。具有共同接地的漏极和源极的晶体管N2是每个反相器的负载电容。上级反相器链被供应来自外界的电源电压VDD。下级反相器链被供应来自图4中显示的电源电压递降电路1的输出电压Vout。这里，通过使晶体管N1具有比晶体管P1的驱动能力小的驱动能力能够形成NMOS晶体管N1的性能占优势的延迟电路。例如，假定晶体管P1具有5μm的栅极宽度和0.24μm的栅极长度，晶体管N1具有2μm的栅极宽度和0.48μm的栅极长度，并且晶体管N2具有5μm的栅极宽度和5μm的栅极长度。在这种情况下，延迟电路的延迟时间由晶体管N1的性能支配。这里，如果晶体管的性能在大约3倍或以上的话，则晶体管中的一种占优势。
假定延迟电路的延迟时间由图4中电平生成电路3的晶体管N5和N6支配。相反，为了使延迟电路的延迟时间由PMOS晶体管的性能支配，晶体管N1具有5μm的栅极宽度和0.24μm的栅极长度，并且晶体管P1具有2μm的栅极宽度和0.48μm的栅极长度。代替图4中的晶体管N5和N6，使用二极管连接的PMOS晶体管。
参考图6，在晶体管级的电路图中显示了电源电压递降电路1的电平生成电路3和m倍电压生成电路4。和图4比较来进行说明。电平生成电路3的差动放大器11包括晶体管P10和P11以及晶体管N10、N11和N12。输出级包括晶体管P12以及晶体管N13、N14和N15。
差动放大器11的晶体管P10的漏极、源极和栅极分别连接到晶体管N10的漏极、内部递升电压VPP以及晶体管P11的栅极和晶体管P10的漏极。晶体管P11的漏极、源极和栅极分别连接到晶体管N11的漏极、内部递升电压VPP和晶体管P10的栅极。晶体管N10的漏极、源极和栅极分别连接到晶体管P10的漏极、晶体管N12的漏极以及晶体管N14的源极和晶体管N15的漏极。晶体管N11的漏极、源极和栅极分别连接到晶体管P11的漏极、晶体管N12的漏极和偏移电压Voffset。晶体管N12的漏极、源极和栅极分别连接到晶体管N10和N11的源极、内部电源电压VBB以及偏压Bias1。
电平生成电路3输出级处的晶体管P12的漏极、源极和栅极分别连接到晶体管N13的漏极、外部电源电压VDD和作为差动放大器11输出的晶体管P11的漏极。晶体管N13的漏极、源极和栅极分别连接到晶体管P12的漏极、晶体管N14的漏极和晶体管N13的漏极。晶体管N14的漏极、源极和栅极分别连接到晶体管N13的源极、晶体管N15的漏极和晶体管N14的漏极。晶体管N15的漏极、源极和栅极分别连接到晶体管N14的源极、内部电源电压VBB和偏压Bias1。具有共同连接到地电势GND的漏极和源极以及连接到电平生成电路3输出的栅极的晶体管N16是负载电容。
差动放大器11被供应偏移电压Voffset和输出级的晶体管N14的源极电势，并且产生递送到晶体管P12栅极的输出。晶体管P12是恒流源。输出级的晶体管P12、N13、N14和N15在结构和操作方面分别类似于图4中的晶体管P5、N5、N6和N7。电平生成电路3被供应偏移电压Voffset供应，并且产生输出电压(n×Vt+Voffset)。在图6中，作为将要检测其阈值电压的晶体管，NMOS晶体管N13和N14二极管连接成两级。因此，n等于2。这里，n是正整数。作为差动放大器的高电源电压，使用内部递升电源VPP。作为低电源电压，使用包括负电势的内部电源电压VBB。这是因为能够自由选择偏移电压。例如，如果低电源电压是地电势GND，则在偏移电压是低电压的情况下，电源电压递降电路是不工作的。在偏移电压高的情况下，可以使用地电势GND。
m倍电压生成电路4的差动放大器12包括晶体管P13和P14以及晶体管N17、N18和N19。输出级包括晶体管P15以及电阻器R3和R4。具有共同连接到地电势GND的漏极和源极以及连接到电平生成电路输出的栅极的晶体管N20是负载电容。m倍电压生成电路4倍增输入电压(2×Vt+Voffset)，以产生通过m×(n×Vt+Voffset)给定的输出电压Vout。差动放大器12和输出级的结构与操作类似于上述那些，因而其详细说明将被省略。
这里，晶体管P10和P11在晶体管尺寸方面是彼此相同的，所以它们的晶体管特性相同。这同样适用于晶体管N10和N11、晶体管P13和P14以及晶体管N17和N18。晶体管N13和N14在晶体管尺寸方面与支配延迟电路延迟时间的晶体管N1相同。选择电阻器R3和R4的比率，以便输出电压为m倍。
参考图7来说明实际电源电压和上述电路结构中延迟电路延迟时间之间的相互关系。在延迟电路2中，晶体管N1具有2μm的沟道宽度和0.48μm的沟道长度。延迟时间由晶体管N1支配。供应作为电源电压的来自电源电压递降电路的输出电压Vout。考虑下述情况阈值电压Vtn是随制造变化的0.42V±0.3V，并且电源电压固定在1.4V。在这种情况下，延迟时间在FAST模式下为2.63ns(Vtn＝0.39V)，在TYP模式下为2.86ns(Vtn＝0.42V)，并且在SLOW模式下为3.10ns(Vtn＝0.45V)。这样一来，延迟时间的变化就为18％。
向延迟电路供应来自这个实施例中电源电压递降电路的输出电压Vout。偏移电压计算如下。通过实际测量或模拟获得关于每个阈值电压没有延迟时间变化的电源电压。确定偏移电压和m，以便SLOW模式(Vtn＝0.45V)和FAST模式(Vtn＝0.39V)之间的电源电压比等于SLOW模式(Vtn＝0.45V)和FAST模式(Vtn＝0.39V)之间的(2×Vtn+Voffset)比。在SLOW模式(Vtn＝0.45V)下，当输出电压Vout为1.47V时，延迟时间等于TYP模式(Vtn＝0.42V)下的延迟时间。在FAST模式(Vtn＝0.39V)下，当输出电压Vout为1.33V时，延迟时间等于TYP模式(Vtn＝0.42V)下的延迟时间。电源电压比由1.47/1.33＝1.11给出。为了使(2×Vtn+Voffset)比等于1.11，偏移电压等于0.4V。此时，m＝1.12。表1和图7显示了偏移电压为0.2V、0.4V和0.6V情况下的这些数据和比较结果。
表1
在恒定电源电压(1.4V)的情况下，延迟电路的延迟时间具有18％的变化。根据这个实施例，当偏移电压为0.4V时，变化小至1％。这样一来，就可以完全补偿关于阈值电压变化的延迟时间变化。当偏移电压较高时，亦即0.6V，制造变化为FAST模式时的延迟时间较小(或较早)。这种关系叫做前向相关性。相反，当偏移电压较低时，亦即0.2V，制造变化为FAST模式时的延迟时间较大(或较晚)。这样的关系叫做反向相关性。当m值不大于1时，电阻器不连接到地电势，而是连接到一定的正电源电压，并且改变电阻器分压比。
在这个实施例中，延迟电路具有由NMOS晶体管或PMOS晶体管支配的延迟时间。电源电压电平生成电路依据制造变化生成基准电压。用m乘以基准电压，以产生用于延迟电路的电源电压。以上述结构的方式，获得了能够防止由制造变化引起的延迟时间变化的延迟电路以及具有所述延迟电路的半导体装置。
第二实施例参考图8来说明第二实施例。在这个实施例中，在半导体存储器中使用根据本发明的延迟电路。半导体存储器具有由标准确定的读出存取时间。即使在有制造变化的情况下，也必须在预定时限之内执行读出操作。因此，从接收来自外界的读出命令到激活读出放大器的时限必须始终保持恒定，以便确保半导体存储器的稳定操作。
参考图8来说明半导体存储器的读出操作。提供读出命令以启动读出操作。反相读出基准信号并激活选择的字线。选择的存储单元的信息被读取到位线作为小信号(亦即小位线信号)。读出基准信号由延迟电路延迟预定的延迟时间，成为延迟的读出基准信号。读出放大器由延迟的读出基准信号激活。位线信号由读出放大器放大，以产生具有高电平或低电平的放大器输出。通过输入/输出电路读出并输出放大器输出。
读出基准信号由延迟电路延迟预定的延迟时间，并在这之后激活读出放大器以读取位线信号。如果延迟时间太短(或早)，则读出放大器不能读取位线电势的小电势。相反，如果延迟时间太长(或晚)，则在标准确定的时限之内不能完成读出操作。优选地，延迟时间必须和标准确定的时限一致。通过使用固定的延迟时间，半导体存储器能够执行稳定的操作。
在这个实施例中，用于给出固定延迟时间的延迟电路用于半导体存储器的读出操作。然而，不限于这个实施例，半导体装置具有由标准确定的各种定时。因此，即使在有制造变化的情况下也能给出固定延迟时间的延迟电路，对于各种类型的半导体装置都是需要的。以本发明结构的方式，获得了用于给出独立于制造变化的固定延迟时间的延迟电路以及具有所述延迟电路的半导体装置。
尽管迄今已结合优选实施例说明了本发明，但是将可以容易地理解，本发明并不限于前述实施例，而是可以在本发明的范围之内以各种方式做适当的修改。
权利要求
1.一种电源电压递降电路，包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数。
2.如权利要求1所述的电源电压递降电路，其中，所述制造变化相关电压等于MOS晶体管阈值电压的n倍，其中n是正整数。
3.如权利要求1所述的电源电压递降电路，其中，所述电平生成电路包括差动放大器和输出级，所述输出级包括晶体管，其被供应所述差动放大器的输出；多个晶体管，数目为n(n为正整数)，其每一个都是二极管连接的；以及恒流源，所述晶体管、所述二极管连接的晶体管和所述恒流源在电源电压和内部电源电压之间串联连接，所述差动放大器被供应偏移电压和所述恒流源与所述二极管连接的晶体管的连接点的电势。
4.如权利要求1所述的电源电压递降电路，其中，所述m倍电压生成电路包括差动放大器和输出级，所述输出级包括晶体管，其被供应所述差动放大器的输出；以及电阻器，所述差动放大器被供应所述电平生成电路的输出和所述电阻器分压节点的电势。
5.一种延迟电路，包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述反相电路被供应作为电源电压的电压，所述电压通过相加偏移电压和制造变化相关电压以产生基准电压并且用m乘以所述基准电压而获得，其中m是正数。
6.一种延迟电路，包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述反相电路被供应作为电源电压的来自电源电压递降电路的输出电压，所述电源电压递降电路包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数。
7.如权利要求6所述的延迟电路，其中，根据所述延迟时间在制造变化最好条件和制造变化最差条件下基本上相同的电源电压值，所述电源电压递降电路确定所述偏移电压和所述m值，所述电源电压递降电路在所述延迟电路的所述延迟时间大的条件下产生高电源电压，并且在所述延迟电路的所述延迟时间小的条件下产生低电源电压。
8.如权利要求6所述的延迟电路，其中，所述制造变化相关电压等于支配所述延迟电路所述延迟时间的所述MOS晶体管阈值电压的n倍，其中n是正整数。
9.一种半导体装置，包括延迟电路和电源电压递降电路，所述延迟电路包括多级反相电路，在每个所述反相电路中，延迟时间由PMOS或NMOS晶体管支配，所述电源电压递降电路包括电平生成电路，用于生成通过相加偏移电压和制造变化相关电压获得的基准电压；以及m倍电压生成电路，用于产生通过用m乘以所述基准电压获得的电压，其中m是正数，所述延迟电路被供应作为电源电压的所述电源电压递降电路的输出电压。
10.如权利要求9所述的半导体装置，其中，读出放大器激活信号由所述延迟电路延迟。
全文摘要
一种延迟电路，其具有由NMOS或PMOS晶体管支配的电路结构。所述延迟电路被供应作为电源电压的电源电压递降电路的输出电压，所述电源电压递降电路具有电平生成电路，用于生成基准电压，其通过偏移电压和制造变化相关电压获得；以及m倍电压生成电路。一种半导体装置包括所述延迟电路。
文档编号H03K17/28GK1829083SQ20061000934
公开日2006年9月6日 申请日期2006年2月28日 优先权日2005年2月28日
发明者广部后纪, 石川透 申请人:尔必达存储器株式会社