专利名称：具有上拉电路及下拉电路来增加回转率的放大电路的制作方法
技术领域：
本发明提供一种放大电路，尤指一种具有上拉电路以及下拉电路来增加 回转率的放大电路。
背景技术：
具有分辨率高、体积轻薄及待机长且省电等特性是TFT显示器的未来趋 势，回归到驱动IC设计层面亦即需要缩减芯片面积及降低功率消耗。所以在 驱动IC设计架构里，需要一个能推动高负载的放大电路。当放大电路在推动 高负载时会面临到静态功率耗损(Static Power consumption)、芯片面积 (chip area)过大及回转率(Slew rate)太低等问题，参阅图1,图1为可增加回转率的传统;故大电路100的电路示意图。如图 1所示，放大电路IOO包含运算放大器110以及回转率增强电路120。请注意， 传统运算放大器110的内部电路结构为本领域所周知，故省略其详细运作原 理。回转率增强电路120包含上拉(pull-up)晶体管122以及下拉(pull-down) 晶体管124,其中上拉晶体管122为N型金属氧化物半导体晶体管所构成， 且上拉晶体管122的第一端(源极端)耦接于放大器110的输出端，上拉晶 体管122的第二端(漏极端)耦接于一电压源(Vdd)，以及上拉晶体管122 的控制端(栅极端)耦接于放大器110的输入端，另外，下拉晶体管124为 P型金属氧化物半导体晶体管所构成，且下拉晶体管124的第一端(源极端) 耦接于放大器IIO之输出端以及上拉晶体管122的第一端(源极端)，下拉晶 体管124的第二端(漏极端)耦接于一接地端，以及下拉晶体管124的控制 端(栅极端)耦接于放大器110的输入端以及上拉晶体管122的控制端(栅 极端)。从而形成一个由PMOS/画OS晶体管所构成的源极跟随器。传统放大电路100的操作原理为，当输入电压Vi比输出电压V。大超过一 个临界电压Vth时，上拉晶体管122会导通且下拉晶体管124会截止，如此输 出电压将很快被拉高；相反地，当输入电压Vi比输出电压V。小超过一个临界 电压Vth时，上拉晶体管122会截止且下拉晶体管124会导通，如此输出电压
将很快被拉低。^艮明显的，传统放大电路100的缺点为回转率增强电路120 开始启动和关闭的条件是输入端及输出端之间的电压差需超过一个临界电压 Vth，如此一来，增强回转率的操作电压区间就减低了 ，再加上源极跟随器的 本体效应(body effect),那么其效率就更差了。根据美国专利第6, 392， 485号，其揭露了一种利用回路所信号反馈的信号来 控制差动对输入级的静态操作电流，以解决内部回转率过慢的状况；此外， 根据美国专利第6， 700,422号，其揭露了一种利用另一PM0S/NM0S晶体管所 构成的源极随耦器来解决因输出级电流及负载电容所造成的回转率过小的问题。综上所述，当设计放大电路来推动高负载时，如何达到低静态功率耗损、 低芯片面积及高回转率便成为电路设计者所需面对的重要课题。发明内容因此，本发明的主要目的之一在于提供一种具有上拉电路及下拉电路来 增加回转率的放大电路，以解决上述问题。根据本发明的专利申请范围，揭露了一种放大电路。该放大电路包含有 放大器，用来依据输入端所接收的输入信号产生第一上拉控制信号、第一下 拉控制信号并于输出端产生输出信号，其中该上拉控制信号以及该下拉控制信号均与该输出信号反相；上拉电路，包含有第一控制模块，耦接至该放大器，用来接收该第一上拉控制信号，以及依据该第一上拉控制信号输出第二 上拉控制信号，其中该第二上拉控制信号与该第一上拉控制信号同相，以及 第一调整模块，耦接至该第一控制模块以及该输出端，用来根据该第二上拉控制信号调整该输出信号；以及下拉电路，包含有第二控制模块，耦接该放 大器，用来接收该第一下拉控制信号，以及依据该第一下拉控制信号输出第 二下拉控制信号，其中该第一下拉控制信号与该第二下拉控制信号同相，以 及一第二调整模块，耦接至该第二控制模块以及该输出端，根据该第二下拉 控制信号来调整该输出信号u
图1为可增加回转率的传统放大电路的电路示意图。
图2为本发明;故大电路的第一实施例的电路示意图。 图3为本发明放大电路的第二实施例的电路示意图。主要元件符号说明100、 200、 300放大电路110、 210、 310放大器120回转率增强电路122上拉晶体管124下拉晶体管220、 320上拉电路222、 322第一控制模块224、 324第一调整模块226、 326第一阻抗单元230、 330下拉电路232、 332第二控制模块234、 334第二调整模块236、 336第二阻抗单元241、 251电流源242、 245、 252、 255、 342、 343、 352、 353晶体管具体实施方式
请参阅图2,图2为本发明放大电路200的第一实施例的电路示意图。 如图2所示，放大电3各200包含有放大器210、上拉电路220以及下拉电路 230。放大器210依据输入端所接收的输入信号产生第一上拉控制信号Su、第 一下拉控制信号Sd并于输出端212产生输出信号S。，其中，上拉控制信号Su 以及下拉控制信号Sd均与输出信号S。反相。上拉电路220包含有第一控制模 块222、第一调整模块224以及第一阻抗单元226,其中，第一控制模块222 耦接至该放大器210，用来接收第一上拉控制信号Su,以及依据第一上拉控制信号Su输出第二上拉控制信号Su，，请注意，第二上拉控制信号Su，与第一上拉控制信号Su同相；第一调整模块224耦接至第一控制模块222以及输出
端212，用来根据第二上拉控制信号Su，而调整输出信号S。。下拉电路230包含有第二控制模块232、第二调整模块234以及第二阻抗单元236，其中， 第二控制模块232耦接至放大器210，用来接收第一下拉控制信号Sd，以及 依据第一下拉控制信号Sd输出第二下拉控制信号Sd，，请注意，第一下拉控制 信号Sd与第二下拉控制信号Sd'同相；第二调整模块234耦接至第二控制模 块232以及输出端212，用来根据第二下拉控制信号Sd而调整输出信号S。。请注意，在本说明书中，为了方便说明，晶体管的第一端指源极端，晶 体管的第二端指漏极端，第一电压电平指电源电压电平(亦即Vdd),以及第 二电压电平指接地端电压电平(亦即Gnd)，明显地，第一电压电平高于第二 电压电平。如图2中所示，运算放大器210包含多个晶体管Mnl-Mns、晶体管 Mpl-Mp8以及晶体管Mnin-Mnip。第一控制模块222包含有电流源241以及晶体管 242 (其由P型金属氧化物半导体晶体管所构成)，其中电流源241的一端耦 接于第一电压电平；以及晶体管242的第一端耦接于电流源241,晶体管242 的第二端耦接于第一调整模块222以及第一阻抗单元226，以输出第二上拉 控制信号Su，，晶体管242的控制端用来接收第一上拉控制信号Su。第一阻抗 单元"6包含有等效阻抗组件243 (其构成组件可为N型金属氧化物半导体 晶体管或各种材质的电阻器)。第一调整模块224包含有晶体管245 (其由P 型金属氧化物半导体晶体管所构成)，晶体管245的第一端耦接于第一电压电 平，晶体管245的第二端耦接于输出端212,晶体管245的控制端耦接于第 一控制模块222以接收第二上拉控制信号Su，。在下拉电路230中，第二控制模块232包含有电流源251以及晶体管252 (其由N型金属氧化物半导体晶体管所构成)，其中电流源251的一端耦接于 第二电压电平，晶体管252的第一端耦接于电流源251,晶体管252的第二 端耦接于第二调整模块232以及第二阻抗单元236以输出第二下拉控制信号 Sd，，以及晶体管252的控制端用来接收第一下拉控制信号Sd。第二阻抗单元 236包含有等效阻抗组件253 (其构成组件可为P型金属氧化物半导体晶体管 或各种材质的电阻)。第二调整模块包含有晶体管255 (其由N型金属氧化物 半导体晶体管所构成)，而晶体管255的第一端耦接于第二电压电平，晶体管 255的第二端耦接于输出端212,以及晶体管255的控制端耦接于第二控制模 块232以接收第二下拉控制信号Sd。请注意，放大器210的内部结构为本领域所周知，故在不影响本发明技 术揭露的情形下，对其详细运作原理予以省略。在本实施例中，；故大器210在输入端(晶体管M^与Mnip)接收输入信号，然后输出端212便产生输出信号，然而，差动输入级电路(M由与NU)和折迭增益级电路(MN2-Mn7及Mp2-Mp7)的作用类似千反相器，在节点A产生与输出信号S。反相的第一上拉控制信号Su、 在节点B产生与输出信号S。反相的第一下拉控制信号Sd，也就是说，如果输 出信号S。处于正半周期，则第一上拉控制信号Su以及第一下拉控制信号S。会 反相向下而处于负半周期，在本实施例中，晶体管M^以及晶体管Mw的作用 类似于电阻器，所以第一上拉控制信号Su与第一下拉控制信号Sd同相，两者 之间只是差一个压降，故第一下拉控制信号Sd会使晶体管252截止，并在节 点D产生第二下拉控制信号Sd'，该第二下拉控制信号Sd，会使晶体管255截 止，同时，第一上拉控制信号Su会驱动晶体管242导通，并在节点C产生第 二上拉控制信号Su，，而第二上拉控制信号Su，会驱动晶体管252导通，于是 在输出端212会将输出信号S。往上拉；同理，如果输出信号S。在负半周期， 则第一上拉控制信号S。以及第一下拉控制信号Sd会反相向下而处于正半周 期，故第一上拉控制信号Su会使晶体管242截止，并在节点C产生第二上拉 控制信号Su，，而第二上拉控制信号Su，会使晶体管245截止，同时，第一下 拉控制信号Sa会驱动晶体管242导通，并在节点D产生第二下拉控制信号Sd，， 而第二下拉控制信号S(,'会驱动晶体管255导通，于是在输出端212会将输 出信号S。往下拉。请注意，第一电流源241用来提供晶体管242所需的偏压电流，在输出 信号S。处于正半周期时，可让输出信号S。更快速地往上拉以进一步增加回转 率，于是第一电流源的形式可以为恒定电流或由Su，所控制的压控电流源； 此外，在输出信号S。处于负半周期时，可以快速地截止晶体管245;并且第 二电流源251用来提供晶体管252所需的偏压电流，在输出信号S。处于负半 周期时，可让输出信号S。更快速地往下拉以进一步地增加回转率，第二电流 源的形式可以为恒定电流或由Sd，所控制的压控电流源；此外，在输出信号 S。处于正半周期时，可以快速地截止晶体管255。所以，在本发明的其它实施 例中，即便没有第一阻抗单元226以及第二阻抗单元236，放大电路200还 是一样可运作的。请参阅图3,图3为本发明放大电路300的第二实施例的电路示意图。如 图3中所示，放大电路300包含有放大器310、上拉(pull-up)电路320以
及下拉(pull-do碰)电路330。放大器310用来依据输入端所接收的输入信 号产生第一上拉控制信号Su、第一下拉控制信号Sa并于输出端312产生输出 信号S。，其中，上拉控制信号Su以及下拉控制信号Sd均与输出信号S。反相。 上拉电路320包舍有第一控制模块322、第一调整模块324以及第一阻抗单 元326，其中，第一控制模块322耦接至放大器310，用来接收第一上拉控制 信号Su以及依据第一上拉控制信号Su输出第二上拉控制信号Su，，请注意， 第二上拉控制信号S ，与第一上拉控制信号Su同相；第一调整模块324耦接 至第一控制模块322以及输出端312,用来根据第二上拉控制信号Su，而调 整输出信号S。；其中，晶体管342耦接至P型晶体管343，用来供应P型晶 体管343所需的偏压电流。下拉电路330包含有第二控制模块332、第二调 整模块334以及第二阻抗单元336，其中，第二控制模块332耦接至放大器 310，用来接收第一下拉控制信号Sd以及依据第一下拉控制信号Sd输出第二 下拉控制信号Sd，，请注意，第一下拉控制信号Sd与第二下拉控制信号Sd'同 相；第二调整模块334耦接至第二控制模块332以及输出端312,用来根据 第二下拉控制信号Sd，而调整输出信号S。；其中，晶体管352耦接至N型晶 体管353，用来供应N型晶体管353所需的偏压电流。在本实施例中的放大电路300与图2中所示的放大电路200相似，而主 要的差异在于第一控制模块322以及第二控制模块332与图2中所示的第一 控制模块222以及第二控制模块232不同。在本实施例中，第一控制模块322 包含有第一晶体管342 (其由P型金属氧化物半导体晶体管所构成)以及第 二晶体管343 (其由P型金属氧化物半导体晶体管所构成)，其中，第一晶体 管342系堆栈于第二晶体管343,且第一晶体管342的第一端耦接于第一电 压电平，第一晶体管342的第二端耦接于第二晶体管343的第一端以及第一 调整模块324,第二晶体管343的第二端耦接于第一阻抗单元326,以及第一、 第二晶体管342、 343的控制端分别用来接收第一上拉控制信号Su。第二控制 模块332包含有第一晶体管352 (其由N型金属氧化物半导体晶体管所构成) 以及第二晶体管353 (其由N型金属氧化物半导体晶体管所构成)，其中第一 晶体管352系堆栈于第二晶体管353,且第一晶体管352的第一端耦接于第 二电压电平，第一晶体管352的第二端耦接于第二晶体管353的第一端以及 第二调整模块334,第二晶体管353的第二端耦接于第二阻抗单元336,以及 第一、第二晶体管352、 353的控制端分别用来接收第一下拉控制信号Sd。
请同时参考图2与图3,本实施例的操作原理与前述放大电路200的操 作原理相似，主要的差异是，在放大电路200中，第一控制模块222中的晶 体管242利用电流源241的偏压，产生Su控制信号，其与Su'控制信号的压差 为晶体管242的栅极至源极的电压，第二控制模块232中的晶体管252利用 电流源251的偏压，产生Sd控制信号，其与Sd'控制信号的压差为晶体管252 的栅极至源极的电压。然而，在放大电路300中，第一控制模块322利用第 二晶体管343的转导(G ,)大于第一晶体管342的转导来确保第二上拉控制 信号Su，与第一上拉控制信号S、,同相，且当SJ言号在较低电位的同时可加大 第一晶体管342的电流，以增加其转导(GJ。以及第二控制模块322利用第 二晶体管353的转导大于第一晶体管352的转导来确保第二下拉控制信号Sd' 与第一下拉控制信号Sd同相，且当Sd信号在较高电位的同时可加大第一晶体 管352的电流，以增加其转导(GJ。如此一来，上拉电路320以及下拉电路 330皆能正常地运作。请注意，在上述实施例中，放大电路200中的上拉电路220不一定要搭 配下拉电路230,也可以用上拉电路220搭配下拉电路330的电路结构，也 就是说，上拉电路320不一定要搭配下拉电路330,也可以用上拉电路320 搭配下拉电路230的电路结构，这均属本发明的范畴。与传统技术相比，本发明利用放大器的输出信号来控制回转率的调整， 而当输入信号及输出信号有电压差时即会控制上拉电路或下拉电路其中一个 的启动，亦即上拉电路与下拉电路并不会同时启动，如此一来，便不会发生 短路现象，此外，当输入电压跟输出电压相近时，本发明即会通过关闭上拉 电路以及下拉电路以达到降低静态电流的目的。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的等 价变化与修饰，皆应属本发明之涵盖范围。
权利要求
1.一种放大电路，包含有放大器，用来依据输入端所接收的输入信号产生第一上拉控制信号、第一下拉控制信号，并于输出端产生输出信号，其中该上拉控制信号以及该下拉控制信号均与该输出信号反相；上拉电路，包含有第一控制模块，耦接至该放大器，用来接收该第一上拉控制信号，以及依据该第一上拉控制信号输出第二上拉控制信号，其中该第二上拉控制信号与该第一上拉控制信号同相，及第一调整模块，耦接至该第一控制模块以及该输出端，用来根据该第二上拉控制信号调整该输出信号；以及下拉电路，包含有第二控制模块，耦接至该放大器，用来接收该第一下拉控制信号，以及依据该第一下拉控制信号输出第二下拉控制信号，其中该第一下拉控制信号与该第二下拉控制信号同相，以及第二调整模块，耦接至该第二控制模块以及该输出端，根据该第二下拉控制信号来调整该输出信号。
2. 如权利要求1所述的放大电路，其中该上拉电路另包含有第一阻抗单 元，其一端耦接于该第一控制模块且其另一端耦接于一电压电平。
3. 如权利要求1所述的放大电路，其中该第一控制模块包含有 电流源，其一端耦接于一电压电平；以及晶体管，该晶体管的第一端耦接于该电流源，该晶体管的第二端耦接于 该第 一调整模块以输出该第二上拉控制信号，该晶体管的控制端用来接收该 第一上拉控制信号。
4. 如权利要求1所述的放大电路，其中该第一控制模块包含有 堆栈晶体管，包含第一晶体管，堆栈于第二晶体管，该第一晶体管的第一端耦接于一电压电平，该第一晶体管的第二端耦接于该第二晶体管的第一 端以及该第一调整模块，该第一、第二晶体管的控制端分别用来接收该第一 上拉控制信号。
5. 如权利要求4所述的放大电路，其中该第二晶体管的转导大于该第一 晶体管转导。
6. 如权利要求2所述的放大电路，其中该第一阻抗单元包含有 晶体管，该晶体管的第一端耦接于第二电压电平，该晶体管的第二端耦接于该第一调整模块，该晶体管控制端耦接于第一电压电平，该第一电压电 平高于该第二电压电平。
7. 如权利要求1所述的放大电路，其中该下拉电路另包含有第二阻抗单 元，其一端耦接于该第二控制模块，且其另一端耦接于一电压电平。
8. 如权利要求1所述的放大电路，其中该第二控制模块包含有 电流源，其一端耦接于一电压电平；以及晶体管，该晶体管的第一端耦接于该电流源，该晶体管的第二端耦接于 该第二调整模块以输出该第二下拉控制信号，该晶体管的控制端用来接收该 第一下拉控制信号。
9. 如权利要求1所述的放大电路，其中该第二控制模块包含有 堆栈晶体管，包含第一晶体管，堆栈于第二晶体管，该第一晶体管的第一端耦接于一电压电平，该第二晶体管的第二端耦接于该第一晶体管的第一 端以及该第二调整模块，该第一、第二晶体管的控制端分别用来接收该第一 下拉控制信号。
10. 如权利要求9所述的放大电路，其中该第二晶体管的转导大于该第 一晶体管的转导。
11. 如权利要求7所述的放大电路，其中该第二阻抗单元包含有 晶体管，该晶体管的第一端耦接于第一电压电平，该晶体管的第二端耦接于该第二调整模块，该晶体管的控制端耦接于第二电压电平，该第一电压电平高于该第二电压电平。
12. 如权利要求1所述的放大电路，其中该第一调整模块包含有 晶体管，该晶体管的第一端耦接于第一电压电平，该晶体管的第二端耦接于该输出端，该晶体管的控制端耦接于该第一控制模块以接收该第二上拉控制信号。
13. 如权利要求1所述的放大电路，其中该第二调整模块包含有 晶体管，该晶体管的第一端耦接于第二电压电平，该晶体管的第二端耦接于输出端，该晶体管的控制端耦接于第二控制模块以接收该第二下拉控制信号。
全文摘要
一种放大电路，包含放大器、上拉电路以及下拉电路。该放大器产生第一上拉控制信号、第一下拉控制信号以及输出信号，其中该上拉控制信号以及该下拉控制信号均与该输出信号反相；该上拉电路包含第一控制模块，以依据该第一上拉控制信号输出第二上拉控制信号；以及第一调整模块，以根据该第二上拉控制信号调整该输出信号。该下拉电路包含第二控制模块，以依据该第一下拉控制信号输出第二下拉控制信号；以及第二调整模块，以根据该第二下拉控制信号来调整该输出信号。
文档编号H03F3/45GK101162892SQ20061014233
公开日2008年4月16日 申请日期2006年10月10日 优先权日2006年10月10日
发明者余锦旗, 吴文琦, 林修平, 王耀庆, 黄启模 申请人:奕力科技股份有限公司