专利名称：回转率控制的输出电路的制作方法
技术领域：
本发明涉及一种输出电路，特别是涉及一种回转率(slew rate)控制的输出电路。
背景技术：
像个人电脑这样的电子装置通常包括多数个积体电路(IC)或半导体晶片，这些IC晶片通过例如共用汇流排来互相沟通。每个IC晶片有一个输出电路(亦称为输出缓冲器)，用以驱动讯号从IC晶片到汇流排上，或者驱动讯号从IC晶片直接到一个或更多的其他IC晶片。输出电路切换一个信号(例如从逻辑低电位到逻辑高电位)的速度称为输出电路的回转率(slewrate)，一般以每单位时间内有多少伏特为单位。为了确保IC晶片与相关汇流排之间的电路速度相容，使用在IC晶片上的输出电路一般必须具有一特定范围的回转率。如果输出电路不符合回转率规格，它的主IC晶片可能无法在特定频率下操作，并且可能与其他晶片或装置不能相容。上升与下降回转率对称的程度亦可能影响此相容性。再者，如果回转率太高，输出信号可能会引入原本不存在的杂讯。因此，对于输出驱动器而言，保持特定的上升与下降回转率是重要的。
输出电路的回转率会随着制造过程、工作电压、工作温度以及输出端的外部负载电容的变动(variations)而跟着改变。随着IC晶片的物理尺寸变得更小，控制像晶片中晶体管回转率这样的工作特性变得更加困难。在半导体晶片制造中的制程变动可能会使得具有相同设计的晶体管却有不同的特性。例如，晶体管提供的电流量会影响它的回转率，而此电流量与许多因素有关，包括晶体管尺寸、闸-源极电压以及有关制造的参数。虽然晶体管尺寸和闸-源极电压能够被控制得很好，但是因为现有掺杂(doping)技术和其他制造技术的不完美，制造过程特性一般还是会在晶体管之间变化。因此，具有相同设计与相同特定工作特性的输出电路可能会不如预期地操作在不同的速度，并且可能有不合规格要求的回转率。
此外，晶体管的工作特性也会随着温度的改变而变化。当IC晶片变热时，晶体管工作较缓慢，相反地，当IC晶片变冷时，晶体管工作较为迅速。因此，普通的输出电路不希望回转率随温度而变化。输出驱动器的工作温度的变化可能使得这些输出驱动器的回转率偏移原本特定的回转率。
因此，需要一个改进的输出电路，不论制程、电压和温度(简称为PVT)如何变动，仍保持着特定的以及较对称的回转率。
由此可见，上述现有的输出电路仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决输出电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的输出电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的回转率控制的输出电路，能够改进一般现有的输出电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的输出电路存在的缺陷，而提供一种新的回转率控制的输出电路，所要解决的技术问题是使其不论制程、电压和温度如何变动，仍保持着特定的以及对称的回转率(slew rate)，从而更加适于实用，且具有产业上的利用价值。
本发明的另一目的在于，提供一种回转率控制的输出电路，所要解决的技术问题是使其输出节点上的输出电压的回转率并不会随制程、电压以及温度变动(variations)而有明显的变化，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种输出电路，其包括一输入节点；一输出节点；一第一输出晶体管以及一第二输出晶体管串联耦接；一第一回转率(slew rate)控制电路，耦接于该第一输出晶体管以及一第一电源端之间，是配置用以提供可变阻值；以及一第二回转率控制电路，耦接于该第二输出晶体管以及一第二电源端之间，是配置用以提供可变阻值；其中，该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极，该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点(common node)。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的输出电路，其更包括一输出电阻，耦接至该输出节点以及该第一输出晶体管与该第二输出晶体管的共用节点。
前述的输出电路，更包括一第一电容，耦接至该第二电源端以及该第一输出晶体管与该第一回转率控制电路的共用节点；以及一第二电容，耦接至该第二电源端以及该第二输出晶体管与该第二回转率控制电路的共用节点。
前述的输出电路，其中所述的第一回转率控制电路包括一第一可变电阻，其中该第一可变电阻的阻值是回应来自一第一偏压电路的一第一偏压讯号；以及该第二回转率控制电路包括一第二可变电阻，其中该第二可变电阻的阻值是回应来自一第二偏压电路的一第二偏压讯号。
前述的输出电路，其中所述的第一可变电阻包括一第一电阻以及一第一控制晶体管并联耦接，其中该第一控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第二电阻以及一第二控制晶体管并联耦接，其中该第二控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
前述的输出电路，其中所述的该第一输出晶体管以及该第一控制晶体管皆是PMOS晶体管，而该第二输出晶体管以及该第二控制晶体管皆是NMOS晶体管。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压晶体管以及一第二偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压讯号节点耦接至该第一偏压晶体管的闸极、该第二偏压晶体管的闸极以及该第一偏压晶体管与该第二偏压晶体管的共用节点；该第二偏压电路包括一第三偏压晶体管以及一第四偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压讯号节点耦接至该第三偏压晶体管的闸极、该第四偏压晶体管的闸极以及该第三偏压晶体管与该第四偏压晶体管的共用节点；以及该第一偏压晶体管的电气特性以及该第三偏压晶体管的电气特性实质上皆与该第一输出晶体管的电气特性相同，而该第二偏压晶体管的电气特性以及该第四偏压晶体管的电气特性实质上皆与该第二输出晶体管的电气特性相同。
前述的输出电路，其中所述的第一输出晶体管、该第一控制晶体管、该第一偏压晶体管以及该第三偏压晶体管皆是PMOS晶体管，而该第二输出晶体管、该第二控制晶体管、该第二偏压晶体管以及该第四偏压晶体管皆是NMOS晶体管。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压可变电阻、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻；该第一偏压可变电阻的第一端耦接至该第一电源端，该第一偏压可变电阻的第二端耦接至该第一偏压晶体管的第一端，该第一偏压晶体管的第二端耦接至该第一偏压运算放大器的正输入端以及该上升回转率控制电阻的第一端，该上升回转率控制电阻的第二端耦接至该第二电源端，该第一偏压晶体管的闸极耦接至该第二电源端，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一偏压可变电阻的调整端以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压可变电阻、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻；以及该下降回转率控制电阻的第一端耦接至该第一电源端，该下降回转率控制电阻的第二端耦接至该第二偏压运算放大器的正输入端以及该第二偏压晶体管的第一端，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压晶体管的第二端耦接至该第二偏压可变电阻的第一端，该第二偏压晶体管的闸极耦接至该第一电源端，该第二偏压可变电阻的第二端耦接至该第二电源端，该第二偏压可变电阻的调整端耦接至该第二偏压运算放大器的输出端以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压电阻、一第一调整晶体管、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻，其中该第一偏压电阻以及该第一调整晶体管并联耦接形成一第一偏压可变电阻；该第一偏压电阻、该第一偏压晶体管以及该上升回转率控制电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压运算放大器的正输入端耦接至该第一偏压晶体管与该上升回转率控制电阻的共用节点，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一调整晶体管的闸极以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压电阻、一第二调整晶体管、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻，其中该第二偏压电阻以及该第二调整晶体管并联耦接形成一第二偏压可变电阻；以及该下降回转率控制电阻、该第二偏压晶体管以及该第二偏压电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压运算放大器的正输入端耦接至该下降回转率控制电阻与该第二偏压晶体管的共用节点，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压运算放大器的输出端耦接至该第二调整晶体管的闸极以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
前述的输出电路，其中所述的第一可变电阻包括一第一控制晶体管以及一第二控制晶体管并联耦接，该第一控制晶体管的第一端耦接至该第二控制晶体管的第一端以及该第一电源端，该第一控制晶体管的第二端耦接至该第二控制晶体管的第二端、该第一控制晶体管的闸极以及该第一输出晶体管，该第二控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第三控制晶体管以及一第四控制晶体管并联耦接，该第三控制晶体管的第一端耦接至该第四控制晶体管的第一端、该第三控制晶体管的闸极以及该第二输出晶体管，该第三控制晶体管的第二端耦接至该第四控制晶体管的第二端以及该第二电源端，该第四控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种输出电路，其包括一输入节点以及一输入互补节点；一输出节点以及一输出互补节点；一第一输出晶体管以及一第二输出晶体管串联耦接；一第三输出晶体管以及一第四输出晶体管串联耦接；一第一回转率控制(slew rate)电路，耦接于一第一电源端以及该第一输出晶体管与该第三输出晶体管的共用节点(common node)之间，是配置用以提供可变阻值；以及一第二回转率控制电路，耦接于一第二电源端以及该第二输出晶体管与该第四输出晶体管的共用节点之间，是配置用以提供可变阻值；其中，该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极，该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点，该输入互补节点耦接至该第三输出晶体管的闸极以及该第四输出晶体管的闸极，该输出互补节点耦接至该第三输出晶体管与该第四输出晶体管的共用节点。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的输出电路，其更包括一第一输出电阻，耦接至该输出节点以及该第一输出晶体管与该第二输出晶体管的共用节点；以及一第二输出电阻，耦接至该输出互补节点以及该第三输出晶体管与该第四输出晶体管的共用节点。
前述的输出电路，其更包括一第一电容，耦接至该第二电源端以及该第一输出晶体管、该第三输出晶体管与该第一回转率控制电路的共用节点；以及一第二电容，耦接至该第二电源端以及该第二输出晶体管、该第四输出晶体管与该第二回转率控制电路的共用节点。
前述的输出电路，其中所述的第一回转率控制电路包括一第一可变电阻，其中该第一可变电阻的阻值是回应来自一第一偏压电路的一第一偏压讯号；以及该第二回转率控制电路包括一第二可变电阻，其中该第二可变电阻的阻值是回应来自一第二偏压电路的一第二偏压讯号。
前述的输出电路，其中所述的第一可变电阻包括一第一电阻以及一第一控制晶体管并联耦接，其中该第一控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第二电阻以及一第二控制晶体管并联耦接，其中该第二控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
前述的输出电路，其中所述的第一输出晶体管以及该第一控制晶体管皆是PMOS晶体管，而该第二输出晶体管以及该第二控制晶体管皆是NMOS晶体管。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压晶体管以及一第二偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压讯号节点耦接至该第一偏压晶体管的闸极、该第二偏压晶体管的闸极以及该第一偏压晶体管与该第二偏压晶体管的共用节点；该第二偏压电路包括一第三偏压晶体管以及一第四偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压讯号节点耦接至该第三偏压晶体管的闸极、该第四偏压晶体管的闸极以及该第三偏压晶体管与该第四偏压晶体管的共用节点；以及该第一偏压晶体管的电气特性以及该第三偏压晶体管的电气特性实质上皆与该第一输出晶体管的电气特性相同，而该第二偏压晶体管的电气特性以及该第四偏压晶体管的电气特性实质上皆与该第二输出晶体管的电气特性相同。
前述的输出电路，其中所述的第一输出晶体管、该第一控制晶体管、该第一偏压晶体管以及该第三偏压晶体管皆是PMOS晶体管，而该第二输出晶体管、该第二控制晶体管、该第二偏压晶体管以及该第四偏压晶体管皆是NMOS晶体管。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压可变电阻、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻；该第一偏压可变电阻的第一端耦接至该第一电源端，该第一偏压可变电阻的第二端耦接至该第一偏压晶体管的第一端，该第一偏压晶体管的第二端耦接至该第一偏压运算放大器的正输入端以及该上升回转率控制电阻的第一端，该上升回转率控制电阻的第二端耦接至该第二电源端，该第一偏压晶体管的闸极耦接至该第二电源端，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一偏压可变电阻的调整端以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压可变电阻、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻；以及该下降回转率控制电阻的第一端耦接至该第一电源端，该下降回转率控制电阻的第二端耦接至该第二偏压运算放大器的正输入端以及该第二偏压晶体管的第一端，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压晶体管的第二端耦接至该第二偏压可变电阻的第一端，该第二偏压晶体管的闸极耦接至该第一电源端，该第二偏压可变电阻的第二端耦接至该第二电源端，该第二偏压可变电阻的调整端耦接至该第二偏压运算放大器的输出端以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
前述的输出电路，其中所述的第一偏压电路包括一第一偏压电阻、一第一调整晶体管、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻，其中该第一偏压电阻以及该第一调整晶体管并联耦接形成一第一偏压可变电阻；该第一偏压电阻、该第一偏压晶体管以及该上升回转率控制电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压运算放大器的正输入端耦接至该第一偏压晶体管与该上升回转率控制电阻的共用节点，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一调整晶体管的闸极以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压电阻、一第二调整晶体管、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻，其中该第二偏压电阻以及该第二调整晶体管并联耦接形成一第二偏压可变电阻；以及该下降回转率控制电阻、该第二偏压晶体管以及该第二偏压电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压运算放大器的正输入端耦接至该下降回转率控制电阻与该第二偏压晶体管的共用节点，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压运算放大器的输出端耦接至该第二调整晶体管的闸极以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
前述的输出电路，其中所述的该第一可变电阻包括一第一控制晶体管以及一第二控制晶体管并联耦接，该第一控制晶体管的第一端耦接至该第二控制晶体管的第一端以及该第一电源端，该第一控制晶体管的第二端耦接至该第二控制晶体管的第二端、该第一控制晶体管的闸极以及该第一输出晶体管，该第二控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第三控制晶体管以及一第四控制晶体管并联耦接，该第三控制晶体管的第一端耦接至该第四控制晶体管的第一端、该第三控制晶体管的闸极以及该第二输出晶体管，该第三控制晶体管的第二端耦接至该第四控制晶体管的第二端以及该第二电源端，该第四控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下本发明提出一种输出电路，包括一输入节点、一输出节点、一第一输出晶体管、一第二输出晶体管、一第一回转率控制电路以及一第二回转率控制电路。该第一输出晶体管以及该第二输出晶体管串联耦接。该第一回转率控制电路耦接于该第一输出晶体管以及该第一电源端之间。该第二回转率控制电路耦接于该第二输出晶体管以及该第二电源端之间。该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极。该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点(commonnode)。
借由上述技术方案，本发明至少具有下列优点本发明回转率控制的输出电路，其不论制程、电压和温度如何变动，仍保持着特定的以及对称的回转率(slew rate)，从而更加适于实用，且具有产业上的利用价值。
综上所述，本发明特殊结构的回转率控制的输出电路，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的输出电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
图1是本发明中输出电路的一个较佳实施例的电路图。
图2是本发明中输出电路的另一个较佳实施例的电路图。
图3是图2所示的输出电路的电路图，其中可变电阻包括一个电阻以及一个晶体管并联耦接而成。
图4是图2所示的输出电路的电路图，其中可变电阻包括二个晶体管并联耦接而成。
图5是本发明中偏压电路的第一个较佳实施例的电路图。
图6A、6B是本发明中偏压电路的第二个较佳实施例的电路图。
图7A、7B是图6A、6B所示的偏压电路的电路图，其中可变电阻包括一个电阻以及一个晶体管并联耦接而成。
图8是本发明中具不同输入与输出讯号的输出电路的一个较佳实施例的电路图。
图9是本发明中具不同输入与输出讯号的输出电路的另一个较佳实施例的电路图。
100、200、800、900输出电路 110输入节点120输出节点 130第一输出晶体管140第二输出晶体管150、850第一回转率控制电路160、860第二回转率控制电路 170、870第一电源端180、880第二电源端 210、910、920输出电阻220、930第一电容 230、940第二电容240、950第一可变电阻 250、960第二可变电阻310第一电阻 320第一控制晶体管330第二电阻 340第二控制晶体管410第一控制晶体管420第二控制晶体管430第三控制晶体管440第四控制晶体管500、600、650偏压电路510、520偏压晶体管610第一偏压可变电阻 620、720第一偏压晶体管630、730第一偏压运算放大器 640、740上升回转率控制电阻660第二偏压可变电阻 670、770第二偏压晶体管680、780第二偏压运算放大器 690、790下降回转率控制电阻710第一偏压电阻 715第一调整晶体管760第二偏压电阻 765第二调整晶体管810输入节点 815输入互补节点820输出节点 825输出互补节点830第一输出晶体管835第三输出晶体管840第二输出晶体管845第四输出晶体管
具体实施例方式
以下结合附图及较佳实施例，对依据本发明提出的回转率控制的输出电路其具体实施方式
、结构、特征及其功效，详细说明如后。
请参阅图1所示，是本发明中输出电路的一个较佳实施例的电路图。输出电路100包括输入节点110、输出节点120、第一输出晶体管130、第二输出晶体管140、第一回转率控制电路150以及第二回转率控制电路160。第一输出晶体管130以及第二输出晶体管140串联耦接。第一回转率控制电路150耦接于第一电源端170以及第一输出晶体管130之间。第二回转率控制电路160耦接于第二输出晶体管140以及第二电源端180之间。输入节点110耦接至第一输出晶体管130的闸极以及第二输出晶体管140的闸极。输出节点120耦接至第一输出晶体管130与第二输出晶体管140的共用节点(common node)。
当输出电压从高位准切换到低位准或从低位准切换到高位准时，第一输出晶体管130以及第二输出晶体管140皆导通并且工作在饱和区。第一输出晶体管130与第二输出晶体管140的阻值会影响上升回转率以及下降回转率。因为制程、电源电压与温度变动，电气特性(例如第一输出晶体管130与第二输出晶体管140的阻值)也会随着变化。因此，来自输出节点120的输出电压的上升回转率以及下降回转率可能不符合要求的范围，并且可能不是对称的。
较佳地，第一和第二回转率控制电路可提供一可变阻值，以补偿在第一输出晶体管130以及第二输出晶体管140之间阻值的任何差别。藉由调整此可变阻值，使得第一回转率控制电路150与第一输出晶体管130(图1所示的输出电路的上半部分)的等效阻值，以及第二回转率控制电路160与第二输出晶体管140(图1所示的输出电路的下半部分)的等效阻值，两者实质上相同。举例来说，如果第一输出晶体管130的阻值比第二输出晶体管140的阻值高，则第一回转率控制电路的可变阻值会调整得比第二回转率控制电路的可变阻值低，以补偿在第一输出晶体管130以及第二输出晶体管140之间阻值的差别。因为输出电路100的上半部分以及下半部分实质上有相同的阻值，所以上升回转率实质上和下降回转率是相同的。因此，晶体管的输出电压从高位准到低位准以及从低位准到高位准是对称的。
因为第一回转率控制电路150和第二回转率控制电路160的可变阻值是回应电源电压以及温度的变动而动态地调整，所以输出电路100的上半部分的阻值实质上仍与输出电路100的下半部分的阻值相同。因此，上升回转率和下降回转率在这些变动期间依然是对称的。
在一实施例中，第一输出晶体管130是PMOS晶体管，而第二输出晶体管140是NMOS晶体管。第一电源端提供正电压VDD给输出电路100，而第二电源端提供接地电压给输出电路100。PMOS晶体管130的源极耦接至第一回转率控制电路150。输出节点120耦接至PMOS晶体管130的汲极以及NMOS晶体管140的汲极。NMOS晶体管140的源极耦接至第二回转率控制电路160。输出电路100的输入节点110耦接至PMOS晶体管130的闸极以及NMOS晶体管140的闸极。在其他实施例中，第一输出晶体管130以及第二输出晶体管140可能是其他种类的晶体管。第二电源端180可以提供比第一电源端所提供的正电压更低的正电压，或者可以提供负电压。
请参阅图2所示，是本发明中输出电路的另一个较佳实施例的电路图。相较于图1所示的输出电路100而言，图2所示的输出电路200更包括一个电阻210以及二个电容220和230。另外，第一回转率控制电路150包括第一可变电阻240，而第二回转率控制电路160包括第二可变电阻250。第一可变电阻240是根据来自第一偏压电路的第一偏压讯号而调整。第二可变电阻250是根据来自第二偏压电路的第二偏压讯号而调整。输出电阻210耦接于输出节点120以及第一输出晶体管130与第二输出晶体管140的共用节点之间。输出电阻210能够减轻在输出电路200以及外部负载电路之间任何阻抗不匹配所引起的信号反射和失真。
在图2电路中，第一电容220耦接至第二电源端180以及第一输出晶体管130与第一可变电阻240的共用节点。第二电容230耦接至第二电源端180以及第二输出晶体管140与第二可变电阻250的共用节点。第一电容220以及第二电容230能够改善输出上升和下降回转率的对称性，但是也会减慢电路工作速度。
在第一实施例中，第一输出晶体管130是PMOS晶体管，而第二输出晶体管140是NMOS晶体管。第一电源端170提供正电压VDD给输出电路100，而第二电源端180提供接地电压给输出电路100。输出电阻210的一端耦接至输出节点120。输出电阻210的另一端耦接至PMOS晶体管130的汲极以及NMOS晶体管140的汲极。第一电容220的一端耦接至接地电压。第一电容220的另一端耦接至第一可变电阻240以及PMOS晶体管130的源极。第二电容230的一端耦接至接地电压。第二电容230的另一端耦接至第二可变电阻250以及NMOS晶体管140的源极。
请参阅图3所示，是图2所示的输出电路的电路图，其中可变电阻包括一个电阻和一个晶体管并联耦接而成。如图3所示，第一可变电阻240的第一个较佳实施例包含第一电阻310以及第一控制晶体管320并联耦接。第一控制晶体管320的闸极耦接至第一偏压电路的第一偏压讯号节点。同样地，第二可变电阻250的第一个较佳实施例包含第二电阻330以及第二控制晶体管340并联耦接。第二控制晶体管340的闸极耦接至第二偏压电路的第二偏压讯号节点。
第一电阻310以及第一控制晶体管320并联耦接，以实现可变电阻240的功能。第一电阻310的阻值越大，第一可变电阻可调整的阻值范围越大。第一控制晶体管320的闸极从第一偏压电路接收到第一偏压讯号，用以控制分别流过第一控制晶体管320以及第一电阻310的电流量，以便提供要求的等效阻值。相同的操作原则适用于第二电阻330以及第二控制晶体管340。
由于半导体制造过程中的变动，第一输出晶体管130可能用比第二输出晶体管140更低的阻值在工作。第一偏压讯号的电压尽可能地提高，以增加第一可变电阻240的阻值。第二偏压讯号的电压尽可能地提高，以降低第二可变电阻250的阻值。因此，第一输出晶体管130与第一可变电阻240的等效阻值，以及第二输出晶体管140与第二可变电阻250的等效阻值，两者实质上会相同。
当操作温度上升时，第一输出晶体管130的阻值会上升。为回应温度的变动，第一偏压电路尽可能地降低第一偏压讯号的电压，以使第一可变电阻240的阻值降低。同样地，因为操作温度的上升，第二输出晶体管140的阻值也会上升。为回应温度的变动，第二偏压电路尽可能地增加第二偏压讯号的电压，以使第二可变电阻250的阻值降低。因此，在温度变动期间，第一输出晶体管130与第一可变电阻240的等效阻值，以及第二输出晶体管140与第二可变电阻250的等效阻值，两者实质上依然会相同。
当第一电源端的电源电压上升时，第一输出晶体管130的阻值一般会因为操作速度增加而下降。为回应电源电压的改变，第一偏压电路尽可能增加第一偏压讯号的电压，以使第一可变电阻240的阻值增加。同样地，第二输出晶体管140的阻值一般也会为回应电源电压的增加而减少。然后，为回应电压的变动，第二偏压电路尽可能降低第二偏压讯号的电压，以增加第二可变电阻250的阻值。因此，在电源电压变动期间，第一输出晶体管130与第一可变电阻240的等效阻值，以及第二输出晶体管140与第二可变电阻250的等效阻值，两者实质上依然会相同。
在一实施例中，第一输出晶体管130以及第一控制晶体管320皆是PMOS晶体管。第二输出晶体管140以及第二控制晶体管340皆是NMOS晶体管。第一电源端170提供正电压VDD，而第二电源端180提供接地电压。PMOS晶体管320的源极耦接至第一电阻310的一端以及VDD。PMOS晶体管320的汲极耦接至第一电阻310的另一端、PMOS晶体管130的源极以及第一电容220的一端。NMOS晶体管340的源极耦接至第二电阻330的一端以及接地。NMOS晶体管340的汲极耦接至第二电阻330的另一端、NMOS晶体管140的源极以及第二电容230的一端。
当PMOS晶体管320的闸极所接收到第一偏压讯号的电压较低时，PMOS晶体管320导通程度较高。更多的电流流过PMOS晶体管320。第一可变电阻240的阻值会减少。当PMOS晶体管320的闸极所接收到第一偏压讯号的电压较高时，PMOS晶体管320导通程度较低。更少的电流流过PMOS晶体管320。第一可变电阻240的阻值会增加。当NMOS晶体管340的闸极所接收到第二偏压讯号的电压较低时，NMOS晶体管340导通程度较低。更少的电流流过NMOS晶体管340。第二可变电阻250的阻值会增加。当NMOS晶体管340的闸极所接收到第二偏压讯号的电压较高时，NMOS晶体管340导通程度较高。更多的电流流过NMOS晶体管340。第二可变电阻250的阻值会减少。
请参阅图4所示，是图2所示的输出电路的电路图，其中可变电阻包括二个晶体管并联耦接而成。如图4所示是第一可变电阻240以及第二可变电阻250的第二个实施例。在这里，第一可变电阻240包含第一控制晶体管410以及第二控制晶体管420并联耦接，而第二可变电阻250包含第三控制晶体管430以及第四控制晶体管440并联耦接。凡熟习此艺者可应用各种其他的方法以实现第一可变电阻240以及第二可变电阻250。
第一控制晶体管410以及第二控制晶体管420并联耦接，以完成第一可变电阻240的功能。第二控制晶体管420的闸极从第一偏压电路接收到第一偏压讯号，用以控制分别流过第一控制晶体管410以及第二控制晶体管420的电流量，以便提供要求的等效阻值。相同的操作原则适用于第三控制晶体管430以及第四控制晶体管440。
在一实施例中，第一控制晶体管410以及第二控制晶体管420皆是PMOS晶体管。第三控制晶体管430以及第四控制晶体管440皆是NMOS晶体管。第一电源端170提供正电压VDD，而第二电源端180提供接地电压。PMOS晶体管410和420的源极皆耦接至VDD。PMOS晶体管410和420的汲极以及PMOS晶体管410的闸极皆耦接至第一输出晶体管130。PMOS晶体管420的闸极耦接至第一偏压电路的第一偏压讯号节点。同样地，对于第二可变电阻而言，NMOS晶体管430和440的汲极皆耦接至第二输出晶体管140。NMOS晶体管430和440的源极皆接地。NMOS晶体管430的闸极耦接至第二输出晶体管140。NMOS晶体管440的闸极耦接至第二偏压电路的第二偏压讯号节点。
第一PMOS晶体管410在VDS＞VPth时，就像一个电阻一样，而在VDS＜VPth时不导通，其中VDS是PMOS晶体管的汲极与源极的电压差，VPth是PMOS晶体管的临界电压(threshold voltage)。第二PMOS晶体管420在VDS＜VPth时，就像一个电阻一样，而在VDS＞VPth时有一非常大的阻值。因此，第一PMOS晶体管410以及第二PMOS晶体管420并联耦接，功能如同一个可变电阻，而且此可变电阻的阻值与第一偏压讯号整个电压范围有关。相同的原则适用于第一NMOS晶体管430和第二NMOS晶体管440。
第一偏压电路和第二偏压电路功能如同一感测器，感测制程、电源电压和温度变动(简称PVT变动)。为反应PVT变动所改变的第一输出电阻130与第二输出电阻140的阻值，第一偏压电路调整第一偏压讯号以控制第一可变电阻240，而第二偏压电路调整第二偏压讯号以控制第二可变电阻250。因此，第一可变电阻240与第一输出晶体管130的等效阻值，以及第二可变电阻250与第二输出晶体管140的等效阻值，两者实质上依然会相同。
请参阅图5所示，是本发明中偏压电路的第一个较佳实施例的电路图。如图5所示，偏压电路500提供相同的偏压讯号以控制第一可变电阻240以及第二可变电阻250。因此，共用偏压讯号节点可适用于第一偏压讯号节点以及第二偏压讯号节点。偏压电路500包括第一偏压晶体管510以及第二偏压晶体管520串联耦接并跨接于第一电源端170以及第二电源端180之间。第一偏压讯号节点以及第二偏压讯号节点耦接至第一偏压晶体管510的闸极、第二偏压晶体管520的闸极以及第一偏压晶体管510与第二偏压晶体管520的共用节点。另外，第一偏压晶体管510的电气特性实质上与第一输出晶体管130的电气特性相同，而第二偏压晶体管520的电气特性实质上与第二输出晶体管140的电气特性相同。
在第一个较佳实施例的一种实施方法中，第一偏压晶体管510是PMOS晶体管，而第二偏压晶体管520是NMOS晶体管。第一电源端170提供正电压VDD，而第二电源端180提供接地电压。PMOS晶体管510的源极耦接至电源VDD。NMOS晶体管520的源极接地。PMOS晶体管510以及NMOS晶体管520两者的闸极与汲极皆耦接至共用偏压讯号节点。
由于它们特性的类似，如果PMOS晶体管130用比NMOS晶体管140低的阻值工作时，PMOS晶体管510也会用比NMOS晶体管520一样低的阻值工作。来自偏压电路500的偏压讯号的电压会比VDD/2还高。较高电压的偏压讯号使得第一可变电阻240(包括PMOS晶体管)阻值降低，并且使得第二可变电阻250(包括NMOS晶体管)阻值增加。因此，在制程变动过程中，PMOS晶体管130与第一可变电阻240的等效阻值，以及NMOS晶体管140与第二可变电阻250的等效阻值，两者实质上会相同。
当温度或电源电压上升导致第一输出晶体管130以及第二输出晶体管140的阻值产生不同的改变，被调整的偏压讯号能改变第一可变电阻240以及第二可变电阻250，以补偿在第一输出晶体管130以及第二输出晶体管140之间阻值的差别。
请参阅图6A和6B所示，是第一偏压电路和第二偏压电路的第二个实施例，分别提供第一偏压讯号和第二偏压讯号。这两个独立的偏压讯号能在制程、电源电压和温度变动中，通过一个运算放大器的负回授功，更精准地控制并且保持第一回转率和第二回转率。
图6A、6B是本发明中偏压电路的第二个较佳实施例的电路图。如图6A、6B所示分别为第一偏压电路600以及第二偏压电路650的第二个实施例。第一偏压电路600包括第一偏压可变电阻610、第一偏压晶体管620、第一偏压运算放大器630以及上升回转率控制电阻640。第一偏压可变电阻610的第一端耦接至第一电源端170。第一偏压可变电阻610的第二端耦接至第一偏压晶体管620的第一端。第一偏压晶体管620的第二端耦接至第一偏压运算放大器630的正输入端以及上升回转率控制电阻640的一端。上升回转率控制电阻640的另一端耦接至第二电源端180。第一偏压晶体管620的闸极耦接至第二电源端180。第一偏压运算放大器630的负输入端耦接至一电源端，且此电源端的电压是第一电源端170以及第二电源端180的平均电压。第一偏压运算放大器630的输出端耦接至第一偏压可变电阻610的调整端以及第一偏压讯号节点。另外，第一偏压可变电阻610的电气特性实质上与第一回转率控制电路的第一可变电阻240的电气特性相同，而第一偏压晶体管620的电气特性实质上与第一输出晶体管130的电气特性相同。
同样地，第二偏压电路650包括第二偏压可变电阻660、第二偏压晶体管670、第二偏压运算放大器680以及下降回转率控制电阻690。下降回转率控制电阻690的一端耦接至第一电源端170。下降回转率控制电阻690的另一端耦接至第二偏压运算放大器680的正输入端以及第二偏压晶体管670的第一端。第二偏压运算放大器680的负输入端耦接至一电源端，且此电源端的电压是第一电源端170以及第二电源端180的平均电压。第二偏压晶体管670的第二端耦接至第二偏压可变电阻660的第一端。第二偏压晶体管670的闸极耦接至第一电源端170。第二偏压可变电阻660的第二端耦接至第二电源端180。第二偏压可变电阻660的调整端耦接至第二偏压运算放大器680的输出端以及第二偏压讯号节点。另外，第二偏压可变电阻660的电气特性实质上与第二回转率控制电路的第二可变电阻250的电气特性相同，而第二偏压晶体管670的电气特性实质上与第二输出晶体管140的电气特性相同。而且，上升回转率控制电阻640的阻值实质上与下降回转率控制电阻690的阻值相同。
承上述，上升和下降回转率控制电阻640和690的阻值(R)由输出电路的待求上升时间(τ)以及负载电路的电容量(CL)所决定。
对于一阶系统而言，R～τ/CL。
举例来说，假设要求的上升时间是200ps且负载电容是10pf，则平衡的电阻的阻值是20欧姆(Ω)。上升回转率则是大约从逻辑低电位到逻辑高电位的电压差再除以要求的上升时间。
因为第一偏压运算放大器630的负回授功能，第一偏压可变电阻610与第一偏压晶体管620的等效阻值实质上保持与上升回转率控制电阻640的阻值相同。上升回转率控制电阻640有一如要求的固定阻值。为了回应因PVT变动而使第一偏压晶体管620的阻值改变，第一偏压可变电阻610会被调整，以确保第一偏压可变电阻610与第一偏压晶体管620的等效阻值依然会相同。另外，第一偏压可变电阻610模拟第一回转率控制电路的第一可变电阻240。第一偏压晶体管620模拟第一输出晶体管130。通过产生自第一偏压运算放大器630的第一偏压信号，第一可变电阻240与第一输出晶体管130的等效阻值，以及第一偏压可变电阻610与第一偏压晶体管620的等效阻值，两者实质上会相同。因此，在PVT变动期间，上升回转率实质上依然是常数。相同的原则适用于第二偏压电路。借着设定上升回转率控制电阻640的阻值实质上与下降回转率控制电阻690的阻值相同，输出电压的上升回转率以及下降回转率彼此应该相同且对称。
对于如图6A、6B所示的第一偏压电路600以及第二偏压电路650的第二个实施例来说，凡熟习此艺者当可知道第一偏压可变电阻610以及可第二偏压变电阻660可以利用许多不同方法来实现，只要它们分别模拟第一回转率控制电路的第一可变电阻240以及第二回转率控制电路的第二可变电阻250即可。
请参阅图7A所示，是图6A所示的偏压电路的电路图，其中可变电阻包括一个电阻以及一个晶体管并联耦接而成。如图7A所示，第一偏压可变电阻610可以包括第一偏压电阻710以及第一调整晶体管715，这个第一偏压可变电阻610担任像第一回转率控制电路的第一可变电阻240的第一个较佳实施例那样的工作，该实施例中第一可变电阻240包括第一电阻310以及第一控制晶体管320。图7B绘示如图6B所示的偏压电路的电路图，其中可变电阻包括一个电阻以及一个晶体管并联耦接而成。如图7B所示，第二偏压可变电阻660可以包括第二偏压晶体管760以及第二调整晶体管765，这个第二偏压可变电阻660担任像第二回转率控制电路的第二可变电阻250的第一个较佳实施例那样的工作，该实施例中第二可变电阻250包括第二电阻330以及第二控制晶体管340。
在一实施例中，第一调整晶体管715以及第一偏压晶体管720较佳地皆是PMOS晶体管。第二调整晶体管765以及第二偏压晶体管770较佳地皆是NMOS晶体管。第一电源端170提供正电压VDD，而第二电源端180提供接地电压。第一偏压电阻710、PMOS晶体管720以及上升回转率控制电阻740串联耦接并跨接于电源(VDD)以及接地之间。PMOS晶体管720的闸极接地。PMOS晶体管715以及第一偏压电阻710并联耦接。第一偏压运算放大器730的正输入端耦接至PMOS晶体管720与上升回转率控制电阻740的共用节点。第一偏压运算放大器730的负输入端耦接至具有参考电压VDD/2的电源。第一偏压运算放大器730的输出端耦接至PMOS晶体管715的闸极以及第一偏压讯号节点。
下降回转率控制电阻790、NMOS晶体管770以及第二偏压电阻760串联耦接并跨接于电源(VDD)以及接地之间。NMOS晶体管770的闸极耦接至VDD。NMOS晶体管765以及第二偏压电阻760并联耦接。第二偏压运算放大器780的正输入端耦接至下降回转率控制电阻790与NMOS晶体管770的共用节点。第二偏压运算放大器780的负输入端耦接至具有参考电压VDD/2的电源。第二偏压运算放大器780的输出端耦接至NMOS晶体管765的闸极以及第二偏压讯号节点。
请参阅图8所示，是本发明中具不同输入与输出讯号的输出电路的一个较佳实施例的电路图。如图8所示，具有不同输入与输出讯号的输出电路800可以减少因信号切换所引起的接地反弹效应(ground bounceeffect)。输出电路800包括输入节点810、输入互补节点815、输出节点820、输出互补节点825、第一输出晶体管830与第二输出晶体管840串联耦接、第三输出晶体管835与第四输出晶体管845串联耦接、第一回转率控制电路850以及第二回转率控制电路860。第一回转率控制电路850耦接于第一电源端870以及第一输出晶体管830与第三输出晶体管835的共用节点之间。第二回转率控制电路860耦接于第二电源端880以及第二输出晶体管840与第四输出晶体管845的共用节点之间。输入节点810耦接至第一输出晶体管830的闸极以及第二输出晶体管840的闸极。输入互补节点815耦接至第三输出晶体管835的闸极以及第四输出晶体管845的闸极。输出节点820耦接至第一输出晶体管830与第二输出晶体管840的共用节点。输出互补节点825耦接至第三输出晶体管835与第四输出晶体管845的共用节点。
在一实施例中，第一输出晶体管830以及第三输出晶体管835皆是PMOS晶体管，而第二输出晶体管840以及第四输出晶体管845皆是NMOS晶体管。输入节点810耦接至PMOS晶体管830的闸极以及NMOS晶体管840的闸极。输入互补节点815耦接至PMOS晶体管835的闸极以及NMOS晶体管845的闸极。输出节点820耦接至PMOS晶体管830的汲极以及NMOS晶体管840的汲极。输出互补节点825耦接至PMOS晶体管835的汲极以及NMOS晶体管845的汲极。第一回转率控制电路850耦接至PMOS晶体管830和835的源极。第二回转率控制电路860耦接至NMOS晶体管840和845的源极。
请参阅图9所示，是本发明中具不同输入与输出讯号的输出电路的另一个较佳实施例的电路图。如图9所示，输出电路900更包括第一电阻910、第二电阻920、第一电容930以及第二电容940。第一回转率控制电路850包括第一可变电阻950，而第二回转率控制电路860包括第二可变电阻960。第一输出电阻910耦接于输出节点820以及第一输出晶体管830与第二输出晶体管840的共用节点之间。第二输出电阻920耦接于输出互补节点825以及第三输出晶体管835与第四输出晶体管845的共用节点之间。第一输出电阻910以及第二输出电阻920能减轻因输出电路和负载电路之间阻抗不匹配所引起的反射和讯号失真。
另外，第一电容930耦接至第二电源端880，以及耦接至第一输出晶体管830、第三输出晶体管835与第一可变电阻950的共用节点。第二电容940耦接至第二电源端880，以及耦接至第二输出晶体管840、第四输出晶体管845与第二可变电阻960的共用节点。第一电容930以及第二电容940可以改善输出上升和下降回转率的对称性，但是可能也会减慢电路操作速度。
在一实施例中，第一输出晶体管830以及第三输出晶体管835皆是PMOS晶体管，而第二输出晶体管840以及第四输出晶体管845皆是NMOS晶体管。第一电源端870提供正电压VDD，而第二电源端880提供接地电压。第一输出电阻910的一端耦接至输出节点820。第一输出电阻910的另一端耦接至PMOS晶体管830的汲极以及NMOS晶体管840的汲极。第二输出电阻920的一端耦接至输出互补节点825。第二输出电阻920的另一端耦接至PMOS晶体管835的汲极以及NMOS晶体管845的汲极。第一电容930的一端耦接至接地电压。第一电容930的另一端耦接至第一可变电阻950、PMOS晶体管830的源极以及PMOS晶体管835的源极。第二电容940的一端耦接至接地电压。第二电容940的另一端耦接至第二可变电阻960、NMOS晶体管840的源极以及NMOS晶体管845的源极。
第一可变电阻240的第一个和第二个较佳实施例皆能用来实现第一可变电阻950，而第二可变电阻250的第一个和第二个较佳实施例偕能用来实现第二可变电阻960。同样地，第一偏压电路500和600的第一个和第二个较佳实施例皆能用来产生第一偏压讯号给第一可变电阻950，而第二偏压电路500和650的第一个和第二个较佳实施例皆能用来产生第二偏压讯号给第二可变电阻960。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种输出电路，其特征在于其包括一输入节点；一输出节点；一第一输出晶体管以及一第二输出晶体管串联耦接；一第一回转率(slew rate)控制电路，耦接于该第一输出晶体管以及一第一电源端之间，是配置用以提供可变阻值；以及一第二回转率控制电路，耦接于该第二输出晶体管以及一第二电源端之间，是配置用以提供可变阻值；其中，该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极，该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点。
2.根据权利要求1所述的输出电路，其特征在于其更包括一输出电阻，耦接至该输出节点以及该第一输出晶体管与该第二输出晶体管的共用节点。
3.根据权利要求1所述的输出电路，其特征在于其更包括一第一电容，耦接至该第二电源端以及该第一输出晶体管与该第一回转率控制电路的共用节点；以及一第二电容，耦接至该第二电源端以及该第二输出晶体管与该第二回转率控制电路的共用节点。
4.根据权利要求1所述的输出电路，其特征在于其中所述的第一回转率控制电路包括一第一可变电阻，其中该第一可变电阻的阻值是回应来自一第一偏压电路的一第一偏压讯号；以及该第二回转率控制电路包括一第二可变电阻，其中该第二可变电阻的阻值是回应来自一第二偏压电路的一第二偏压讯号。
5.根据权利要求4所述的输出电路，其特征在于其中所述的第一可变电阻包括一第一电阻以及一第一控制晶体管并联耦接，其中该第一控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第二电阻以及一第二控制晶体管并联耦接，其中该第二控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
6.根据权利要求5所述的输出电路，其特征在于其中所述的第一输出晶体管以及该第一控制晶体管皆是PMOS晶体管，而该第二输出晶体管以及该第二控制晶体管皆是NMOS晶体管。
7.根据权利要求5所述的输出电路，其特征在于其中所述的第一偏压电路包括一第一偏压晶体管以及一第二偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压讯号节点耦接至该第一偏压晶体管的闸极、该第二偏压晶体管的闸极以及该第一偏压晶体管与该第二偏压晶体管的共用节点；该第二偏压电路包括一第三偏压晶体管以及一第四偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压讯号节点耦接至该第三偏压晶体管的闸极、该第四偏压晶体管的闸极以及该第三偏压晶体管与该第四偏压晶体管的共用节点；以及该第一偏压晶体管的电气特性以及该第三偏压晶体管的电气特性实质上皆与该第一输出晶体管的电气特性相同，而该第二偏压晶体管的电气特性以及该第四偏压晶体管的电气特性实质上皆与该第二输出晶体管的电气特性相同。
8.根据权利要求7所述的输出电路，其特征在于其中所述的第一输出晶体管、该第一控制晶体管、该第一偏压晶体管以及该第三偏压晶体管皆是PMOS晶体管，而该第二输出晶体管、该第二控制晶体管、该第二偏压晶体管以及该第四偏压晶体管皆是NMOS晶体管。
9.根据权利要求4所述的输出电路，其特征在于其中所述的第一偏压电路包括一第一偏压可变电阻、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻；该第一偏压可变电阻的第一端耦接至该第一电源端，该第一偏压可变电阻的第二端耦接至该第一偏压晶体管的第一端，该第一偏压晶体管的第二端耦接至该第一偏压运算放大器的正输入端以及该上升回转率控制电阻的第一端，该上升回转率控制电阻的第二端耦接至该第二电源端，该第一偏压晶体管的闸极耦接至该第二电源端，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一偏压可变电阻的调整端以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压可变电阻、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻；以及该下降回转率控制电阻的第一端耦接至该第一电源端，该下降回转率控制电阻的第二端耦接至该第二偏压运算放大器的正输入端以及该第二偏压晶体管的第一端，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压晶体管的第二端耦接至该第二偏压可变电阻的第一端，该第二偏压晶体管的闸极耦接至该第一电源端，该第二偏压可变电阻的第二端耦接至该第二电源端，该第二偏压可变电阻的调整端耦接至该第二偏压运算放大器的输出端以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
10.根据权利要求5所述的输出电路，其特征在于其中所述的第一偏压电路包括一第一偏压电阻、一第一调整晶体管、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻，其中该第一偏压电阻以及该第一调整晶体管并联耦接形成一第一偏压可变电阻；该第一偏压电阻、该第一偏压晶体管以及该上升回转率控制电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压运算放大器的正输入端耦接至该第一偏压晶体管与该上升回转率控制电阻的共用节点，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一调整晶体管的闸极以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压电阻、一第二调整晶体管、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻，其中该第二偏压电阻以及该第二调整晶体管并联耦接形成一第二偏压可变电阻；以及该下降回转率控制电阻、该第二偏压晶体管以及该第二偏压电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压运算放大器的正输入端耦接至该下降回转率控制电阻与该第二偏压晶体管的共用节点，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压运算放大器的输出端耦接至该第二调整晶体管的闸极以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
11.根据权利要求4所述的输出电路，其特征在于其中所述的第一可变电阻包括一第一控制晶体管以及一第二控制晶体管并联耦接，该第一控制晶体管的第一端耦接至该第二控制晶体管的第一端以及该第一电源端，该第一控制晶体管的第二端耦接至该第二控制晶体管的第二端、该第一控制晶体管的闸极以及该第一输出晶体管，该第二控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第三控制晶体管以及一第四控制晶体管并联耦接，该第三控制晶体管的第一端耦接至该第四控制晶体管的第一端、该第三控制晶体管的闸极以及该第二输出晶体管，该第三控制晶体管的第二端耦接至该第四控制晶体管的第二端以及该第二电源端，该第四控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
12.一种输出电路，其特征在于其包括一输入节点以及一输入互补节点；一输出节点以及一输出互补节点；一第一输出晶体管以及一第二输出晶体管串联耦接；一第三输出晶体管以及一第四输出晶体管串联耦接；一第一回转率控制电路，耦接于一第一电源端以及该第一输出晶体管与该第三输出晶体管的共用节点之间，是配置用以提供可变阻值；以及一第二回转率控制电路，耦接于一第二电源端以及该第二输出晶体管与该第四输出晶体管的共用节点之间，是配置用以提供可变阻值；其中，该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极，该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点，该输入互补节点耦接至该第三输出晶体管的闸极以及该第四输出晶体管的闸极，该输出互补节点耦接至该第三输出晶体管与该第四输出晶体管的共用节点。
13.根据权利要求12所述的输出电路，其特征在于其更包括一第一输出电阻，耦接至该输出节点以及该第一输出晶体管与该第二输出晶体管的共用节点；以及一第二输出电阻，耦接至该输出互补节点以及该第三输出晶体管与该第四输出晶体管的共用节点。
14.根据权利要求12所述的输出电路，其特征在于在其更包括一第一电容，耦接至该第二电源端以及该第一输出晶体管、该第三输出晶体管与该第一回转率控制电路的共用节点；以及一第二电容，耦接至该第二电源端以及该第二输出晶体管、该第四输出晶体管与该第二回转率控制电路的共用节点。
15.根据权利要求12所述的输出电路，其特征在于在其中所述的第一回转率控制电路包括一第一可变电阻，其中该第一可变电阻的阻值是回应来自一第一偏压电路的一第一偏压讯号；以及该第二回转率控制电路包括一第二可变电阻，其中该第二可变电阻的阻值是回应来自一第二偏压电路的一第二偏压讯号。
16.根据权利要求15所述的输出电路，其特征在于在其中所述的第一可变电阻包括一第一电阻以及一第一控制晶体管并联耦接，其中该第一控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第二电阻以及一第二控制晶体管并联耦接，其中该第二控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
17.根据权利要求16所述的输出电路，其特征在于在其中所述的第一输出晶体管以及该第一控制晶体管皆是PMOS晶体管，而该第二输出晶体管以及该第二控制晶体管皆是NMOS晶体管。
18.根据权利要求16所述的输出电路，其特征在于在其中所述的第一偏压电路包括一第一偏压晶体管以及一第二偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压讯号节点耦接至该第一偏压晶体管的闸极、该第二偏压晶体管的闸极以及该第一偏压晶体管与该第二偏压晶体管的共用节点；该第二偏压电路包括一第三偏压晶体管以及一第四偏压晶体管串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压讯号节点耦接至该第三偏压晶体管的闸极、该第四偏压晶体管的闸极以及该第三偏压晶体管与该第四偏压晶体管的共用节点；以及该第一偏压晶体管的电气特性以及该第三偏压晶体管的电气特性实质上皆与该第一输出晶体管的电气特性相同，而该第二偏压晶体管的电气特性以及该第四偏压晶体管的电气特性实质上皆与该第二输出晶体管的电气特性相同。
19.根据权利要求12所述的输出电路，其特征在于在其中所述的第一输出晶体管、该第一控制晶体管、该第一偏压晶体管以及该第三偏压晶体管皆是PMOS晶体管，而该第二输出晶体管、该第二控制晶体管、该第二偏压晶体管以及该第四偏压晶体管皆是NMOS晶体管。
20.根据权利要求15所述的输出电路，其特征在于在其中所述的第一偏压电路包括一第一偏压可变电阻、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻；该第一偏压可变电阻的第一端耦接至该第一电源端，该第一偏压可变电阻的第二端耦接至该第一偏压晶体管的第一端，该第一偏压晶体管的第二端耦接至该第一偏压运算放大器的正输入端以及该上升回转率控制电阻的第一端，该上升回转率控制电阻的第二端耦接至该第二电源端，该第一偏压晶体管的闸极耦接至该第二电源端，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一偏压可变电阻的调整端以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压可变电阻、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻；以及该下降回转率控制电阻的第一端耦接至该第一电源端，该下降回转率控制电阻的第二端耦接至该第二偏压运算放大器的正输入端以及该第二偏压晶体管的第一端，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压晶体管的第二端耦接至该第二偏压可变电阻的第一端，该第二偏压晶体管的闸极耦接至该第一电源端，该第二偏压可变电阻的第二端耦接至该第二电源端，该第二偏压可变电阻的调整端耦接至该第二偏压运算放大器的输出端以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
21.根据权利要求16所述的输出电路，其特征在于在其中所述的第一偏压电路包括一第一偏压电阻、一第一调整晶体管、一第一偏压晶体管、一第一偏压运算放大器以及一上升回转率控制电阻，其中该第一偏压电阻以及该第一调整晶体管并联耦接形成一第一偏压可变电阻；该第一偏压电阻、该第一偏压晶体管以及该上升回转率控制电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第一偏压运算放大器的正输入端耦接至该第一偏压晶体管与该上升回转率控制电阻的共用节点，该第一偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第一偏压运算放大器的输出端耦接至该第一调整晶体管的闸极以及该第一偏压讯号节点；该第二偏压电路包括一第二偏压电阻、一第二调整晶体管、一第二偏压晶体管、一第二偏压运算放大器以及一下降回转率控制电阻，其中该第二偏压电阻以及该第二调整晶体管并联耦接形成一第二偏压可变电阻；以及该下降回转率控制电阻、该第二偏压晶体管以及该第二偏压电阻串联耦接并跨接于该第一电源端以及该第二电源端之间，该第二偏压运算放大器的正输入端耦接至该下降回转率控制电阻与该第二偏压晶体管的共用节点，该第二偏压运算放大器的负输入端耦接至一电源端且该电源端的电压是该第一电源端与该第二电源端的电压平均，该第二偏压运算放大器的输出端耦接至该第二调整晶体管的闸极以及该第二偏压讯号节点；其中，该第一偏压可变电阻以及该第一偏压晶体管分别与该第一回转率控制电路的该第一可变电阻以及该第一输出晶体管具有实质上相同的电气特性，该第二偏压可变电阻以及该第二偏压晶体管分别与该第二回转率控制电路的该第二可变电阻以及该第二输出晶体管具有实质上相同的电气特性，该上升回转率控制电阻与该下降回转率控制电阻具有实质上相同的阻抗。
22.根据权利要求15所述的输出电路，其特征在于在其中所述的该第一可变电阻包括一第一控制晶体管以及一第二控制晶体管并联耦接，该第一控制晶体管的第一端耦接至该第二控制晶体管的第一端以及该第一电源端，该第一控制晶体管的第二端耦接至该第二控制晶体管的第二端、该第一控制晶体管的闸极以及该第一输出晶体管，该第二控制晶体管的闸极耦接至该第一偏压电路的一第一偏压讯号节点；以及该第二可变电阻包括一第三控制晶体管以及一第四控制晶体管并联耦接，该第三控制晶体管的第一端耦接至该第四控制晶体管的第一端、该第三控制晶体管的闸极以及该第二输出晶体管，该第三控制晶体管的第二端耦接至该第四控制晶体管的第二端以及该第二电源端，该第四控制晶体管的闸极耦接至该第二偏压电路的一第二偏压讯号节点。
全文摘要
本发明是关于一种回转率控制的输出电路，包括一输入节点、一输出节点、一第一输出晶体管、一第二输出晶体管、一第一回转率控制电路以及一第二回转率控制电路。该第一输出晶体管以及该第二输出晶体管串联耦接。该第一回转率控制电路耦接于该第一输出晶体管以及该第一电源端之间。该第二回转率控制电路耦接于该第二输出晶体管以及该第二电源端之间。该输入节点耦接至该第一输出晶体管的闸极以及该第二输出晶体管的闸极。该输出节点耦接至该第一输出晶体管与该第二输出晶体管的共用节点。
文档编号H03K19/0175GK1812264SQ20051000298
公开日2006年8月2日 申请日期2005年1月27日 优先权日2005年1月27日
发明者叶峻源 申请人:晶豪科技股份有限公司