专利名称：具50%工作周期的可编程分频器的制作方法
技术领域：
本发明涉及一种分频器，特别涉及一种具50%工作周期的可编程分频器。
技术背景请参考图1，图1为现有分频器10的示意图。分频器10包含一计数器 12, —比较器14以及一T型触发器16。计数器12依据一参考频率Fref的 升缘，输出一序列计数。比较器14可比较一数值n与计数器12的计数，当 数值n与计数器12的计数相等时，比较器14会输出一高电平方波，计数器 12被比较器14输出的高电平方波触发而重置为启始状态，重新依据参考频 率Fref的升缘，输出一序列计数Scn。 T型触发器16受到比较器14输出的 高电平方波触发，其输出信号就会反相，因此，分频器IO藉计数器12及比 较器14所形成的闭回路以及一T型触发器16即可输出 一除以2n的频率Fc2n。请参考图2,图2为现有分频器10输出1/4倍频Fc4相关波形的示意图。 当分频器IO需输出1/4倍频Fc4时，比较器14的比较数n会被设为2。计 数器12依据参考频率Fref的升缘输出序列计数，当计数器12的计数为2时， 比较器14会输出高电平信号，计数器12被比较器14输出的高电平方波触发 而重置为启始状态，重新由O开始计数，因此计数器12的序列计数Scn为每 2计数即循环一次。T型触发器16受比较器14输出的高电平信号触发，其输 出信号就会反相，如此即可由T型触发器16输出端输出工作周期为50%的 1/4倍频Fc4。对于奇数倍的分频，则比较数n必须在n+l与n之间切换，才能输出一 除以2n+l的频率Fc2n+1。请参考图3,图3为现有分频器10输出1/3倍频 Fc3相关波形的示意图。计数器12依据参考频率Fref的升缘输出序列计数， 一开始当计数器12的计数为2时，比较器14才会输出一高电平方波，计数 器12被比较器14输出的高电平方波触发而重置为启始状态，重新由O开始 计数，接着当计数器12的计数为l时，比较器14就会输出一高电平方波， 同时计数器12被重置为启始状态，重新由O开始计数，之后当计数器12的
计数为2时，比较器14才会输出一高电平方波，如此循环下去。T型触发器 16受比较器14输出的高电平信号触发，其输出信号就会反相，由T型触发 器16输出的1/3倍频Fc3的工作周期约为33%,因此当分频数为奇数时， 分频器10就会发生频率Fc2n+1的工作周期不对称的问题。发明内容本发明提供一种具有50%工作周期的可编程分频器，包含一多路复用器， 包含一第一输入端， 一第二输入端， 一控制端，以及一输出端； 一计数器， 包含一输入端，耦接于该多路复用器的输出端，以及一输出端； 一比较器， 包含一第一输入端，耦接于该计数器的输出端， 一第二输入端，以及一输出 端； 一触发器，包含一数据输入端， 一时钟输入端，耦接于该比较器的输出 端， 一正输出端，以及一负输出端，耦接于该触发器的数据输入端；以及一 与非门，包含一第一输入端， 一第二输入端，耦接于该触发器的正输出端， 以及一输出端，耦接于该多路复用器的控制端。
图1为现有分频器的示意图。图2为图l的分频器输出1/4倍频Fc4相关波形的示意图 图3为图1的分频器输出1/3倍频Fc3相关波形的示意图。 图4为本发明可编程分频器的示意图。图5为图4的可编程分频器输出1/5倍输出时钟相关波形的示意图。 图6为图4的可编程分频器输出1/6倍输出时钟相关波形时序的示意图。 附图符号说明10现有分频器12计数器14比较器16T型触发器20本发明可编程分频器22多路复用器24计数器26比较器28触发器30与非门32传输门34第一反相器36第二反相器
具体实施方式
请参考图4，图4为本发明可编程分频器20的示意图。可编程分频器20 包含一多路复用器22、 一计数器24、 一比较器26、 一触发器28以及一与非 门30。可编程分频器20依据一输入时钟CKIN、 一设定的比较数M以及一控 制信号MINUS-1的电平输出一输出时钟DIV，当分频数P为偶数时，比较数M 等于P/2而控制信号MINUS-1被设为低电平；当分频数P为奇数时，比较数 M等于(P+l) /2而控制信号MINUS-1被设为高电平。多路复用器22包含二输 入端，多路复用器22的第一输入端耦接一传输门32，多路复用器22的第二 输入端耦接一第一反相器34。输入时钟CKIN经由传输门32输入多路复用器 22的第一输入端，以及经由第一反相器34输入多路复用器22的第二输入端， 所以多路复用器22的第一输入端接收到输入时钟CKIN，多路复用器的第二 端接收到输入时钟的互补时钟CKINB。在本实施例中，触发器28为D型触发 器，具有一时钟输入端、 一数据输入端、 一正输出端以及一负输出端。接着， 多路复用器22的输出端耦接于计数器24的输入端，比较器26的第一输入端 耦接于计数器24的输出端，用来接收计数器24输出的N位的信号，比较器 26的第二输入端用来输入一N位的比较数M。比较器26的输出端耦接于触发 器28的时钟输入端，触发器28的正输出端耦接于与非门30的第一输入端， 与非门30的第二输入端用来输入控制信号MINUS —1，与非门30的输出端耦 接于多路复用器22的控制端。多路复用器22、计数器24、比较器26、触发 器28以及与非门30经由上述连接形成一回路。此外，比较器26的输出端经 由一第二反相器36耦接于计数器24的重置端，重置计数器24的计数。触发 器28的负输出端耦接于触发器28的数据输入端，因此当触发器28的时钟输 入端被触发时，触发器28的输出信号就会反相。请参考图5，图5为本发明可编程分频器20输出1/5倍输出时钟相关波 形的示意图。输入时钟CKIN与其互补时钟CUNB输入多路复用器22产生一 计数时钟CNT,当分频数P为奇数时，多路复用器22受到回路控制，所以多 路复用器22在一个输出时钟DIV的一半周期输出输入时钟CKIN,另 一半周 期输出输入时钟的互补时钟CKINB，如此多路复用器22在一个输出时钟DIV 的周期会产生具有(P+1)个脉冲的计数时钟CNT，例如分频数P为5，多路复 用器22在一个输出时钟DIV的周期会产生具有6个脉冲的计数时钟CNT,此 时比较数M为(5+1)/2=3,因此计数器24每计数3个脉沖，比较器26就会输出一高电平方波重置计数器，同时触发触发器28，因为触发器28的负输出 端耦接于触发器28的数据输入端，当触发器28的时钟输入端被触发时，触 发器28的正输出端所输出的信号就会反相，形成50%工作周期的输出时钟 DIV。简单来说，本发明可编程分频器20有几个特征 一、触发器28的负输 出端耦接于触发器28的数据输入端，具有l/2倍分频的作用。二、当外部控 制信号MINUS-1为高电平时，多路复用器22依据触发器28的输出来多任务 输入时钟CKIN及输入时钟的互补时钟CKINB，因此可以产生偶数个脉沖的计 数时钟CNT。三、计数器24的计数周期为计数时钟一半的脉沖个数，每完成 一个计数周期比较器26就会触发触发器28的时钟输入端。四、由多路复用 器22、计数器24、比较器26、触发器28以及与非门30组成一回路。请参考图6，图6为本发明可编程分频器20输出1/6倍输出时钟相关波 形时序的示意图。当分频数P为偶数时，控制信号MINUS-1被设为低电平， 因此触发器28的正输出端无法控制多路复用器22的输出，多路复用器22在 输出时钟DIV的整个周期都只会输出输入时钟的互补时钟CUNB，藉由计数 器24、比较器26以及触发器28即可产生50y。工作周期的输出时钟DIV。例 如分频数P为6，则比较数M-P/2-3，因此计数器24每计数3个脉冲，比较 器26就会输出一高电平方波重置计数器24及触发触发器28,因此产生50% 工作周期的输出时钟DIV。从本发明可编程分频器20的计算机仿真数据来看， 假设输入时钟CKIN的周期为5ns,当分频数P为6时，得到输出时钟DIV的 工作周期为14. 9/30=49. 67%,当分频数P为5时，得到输出时钟DIV的工作 周期为12, 3/25-49. 2%,由模拟数据显示，本发明可编程分频器20不论分频 数P为偶数或奇数，都可正确的得到具有50%工作周期的输出时钟DIV。此外， 值得一提的是，本发明可编程分频器20亦可以产生分频数P为1的输出时钟 DIV。综上所述，本发明可编程分频器对于分频数为偶数或奇数皆可输出具有 50%工作周期的输出时钟，解决现有分频器在分频数为奇数时，工作周期不对称而需要使用工作周期回复器的问题。再者，本发明可编程分频器可设定任 意的分频数，分频数可为奇数或偶数，也可以是l，可以满足系统的需求。 本发明可编程分频器的架构也很简单，由一多路复用器、 一计数器、 一比较 器、 一触发器以及一与非门所组成，其中多路复用器用来产生具偶数个脉沖 的计数时钟，计数器用来计数时钟，比较器依计数重置计数器以及触发触发 器，触发器的负输出端耦接于触发器的数据输入端，所以触发器受到触发后产生50%工作周期的输出时钟。因此，本发明可编程分频器以简单的回4"， 产生具50%工作周期的输出时钟，解决现有分频器的问题。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均 等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种具有50％工作周期的可编程分频器，包含一多路复用器，包含一第一输入端，一第二输入端，一控制端，以及一输出端；一计数器，包含一输入端，耦接于该多路复用器的输出端，以及一输出端；一比较器，包含一第一输入端，耦接于该计数器的输出端，一第二输入端，以及一输出端；一触发器，包含一数据输入端，一时钟输入端，耦接于该比较器的输出端，一正输出端，以及一负输出端，耦接于该触发器的数据输入端；以及一与非门，包含一第一输入端，一第二输入端，耦接于该触发器的正输出端，以及一输出端，耦接于该多路复用器的控制端。
2. 如权利要求1所述的可编程分频器，其中，该多路复用器的第一输入 端用来输入该可编程分频器的输入时钟，该多路复用器的第二输入端用来输 入该输入时钟的互补时钟。
3. 如权利要求2所述的可编程分频器，另包含一传输门，耦接于该多路 复用器的第 一输入端，该可编程分频器的输入时钟经由该传输门输入该多路 复用器的第一输入端。
4. 如权利要求2所述的可编程分频器，另包含一第一反相器，耦接于该 多路复用器的第二输入端，该可编程分频器的输入时钟经由该反相器输入该 多路复用器的第二输入端。
5. 如权利要求l所述的可编程分频器，其中，该与非门的第一输入端用 来输入一控制信号。
6. 如权利要求1所述的可编程分频器，其中，该计数器另包含一重置端， 藉由 一 第二反向器耦接该比较器的输出端。
7. 如权利要求1所述的可编程分频器，其中，该触发器是D型触发器。
8. 如权利要求1所述的可编程分频器，其中，该比较器的第二输入端用 来输入一比较数，当该可编程分频器发分频数为偶数时，该比较数为该分频 数发一半，当该可编程分频器的分频数为奇数时，该比较数为该分频数加一 发一半。
全文摘要
可编程分频器包含一多路复用器、一计数器、一比较器、一触发器以及一与非门，该分频器可以产生除以奇数及除以偶数的频率且工作周期为50％。该分频器利用触发器的负输出端接到数据输入端所形成的除2电路，可以很容易得到除以偶数且工作周期为50％的频率。当外部分频数减一控制信号为高电平时，多路复用器将由触发器的输出信号来控制，其目的是用来多任务输入时钟及输入时钟的互补时钟，如此便可产生除以奇数且工作周期为50％的频率。
文档编号H03K21/00GK101150314SQ20061015424
公开日2008年3月26日 申请日期2006年9月18日 优先权日2006年9月18日
发明者林志钦 申请人:升达半导体股份有限公司