到达时间锁定环路的制作方法

专利名称：到达时间锁定环路的制作方法
技术领域：
本发明涉及数字信号处理领域，以及更具体地，本发明涉及用于由基准信号源产生稳定信号的方法、装置和系统。

背景技术：
自从80年前首次发明以来，锁相环(PLL)技术是从基准信号源产生稳定信号的主流技术。当前PLL实际上用在每个电子产品中。尽管其普及和广泛使用了如此长时间，但是今天PLL仍然是非常难使用的技术。当前的PLL技术中最著名的问题是“死区抖动问题(dead zonejittering problem)”，这个问题在两个信号由不具有相位偏移的PLL锁定时发生。当前的PLL理论完全不能解释这个问题为什么会发生。结果，在过去的四十年中针对这个问题只提出过许多替代解决方案，但是直到现在也没有真正的解决方案。并且最糟糕的是，由于这些替代解决方案已经使用了如此长时间，它们已经变成了一般的解决方案并且被每个人所接受，并且没有人再提出问题。这些替代解决方案的缺陷很多，首先，PLL的运行速度必须显著地降低以及其次，因为VCO，它们一直产生更多的相位噪声，以及第三且最重要地，死区抖动的威胁依然存在并且VCO会在任何不可预知的时刻过分地抖动。通过使用到达时间锁定环路可最终彻底解决该“死区抖动问题”，如在PCT申请PCT/US2005/026842(2005年7月28日递交)中所提出的。到达时间的概念可充分地解释为什么该死区跳动会发生并且提供了针对这个问题的真正的解决方案。
用在该到达时间锁定环路中的到达时间检测器的最初设计，如在该申请PCT/US2005/026842中所介绍的，仅可同单端(single-ended)电荷泵输出驱动器一起运行，该驱动器通常需要OPMAP以为该电荷泵输出驱动器提供恒定的偏置电压。该到达时间检测器的单端电荷泵输出驱动器产生带有非常小的判定不确定性的判定输出。这是伟大的设计，但实现也更困难并且要求更多的硬件。平衡的双端电荷泵输出始终更容易使用，并且更能容忍(forgiving)由于其平衡的特性而产生的IC布图的不匹配。尽管该到达时间检测器的平衡的双端电荷泵输出驱动器所产生的输出带有较大的判定不确定性，但是该判定输出仍是始终精密的和准确的。因此，带有平衡的双端电荷泵输出的到达时间检测器是非常令人满意的，并且将比带有单端电荷泵输出驱动器的到达时间驱动器更普及。


发明内容
在这个公开的第一部分的开始，到达时间的概念用来解释传统的模拟PLL的操作以及提供用于不使用传统的反馈控制理论的分析该反馈控制回路的技术和方法。然后当充分解释该相位检测器和死区抖动问题时，将该新概念和技术和方法应用于适用PFD的传统PLL。然后提供新的解决方案以解决该死区抖动问题。在这个公开的第二部分，通过使用该新的概念和技术和方法来研究该到达时间锁定回路的获取工作状况(acquisition behavior)。可以发现使用该到达时间来解释该到达时间锁定回路的操作不仅可产生与使用传统反馈控制理论正好相同的结果，而且还提供更多关于该到达时间锁定回路操作的细节和对该到达时间锁定回路操作的了解，这个到达时间锁定回路由使用该传统反馈控制理论不是容易想到的。
在这个公开中说明使用单端电荷泵输出驱动器的到达时间检测器两个新的设计。在该第一设计中，仅利用下沉(sinking)电荷泵作为该输出驱动器的到达时间检测器仅可由该来自VCO的引导反馈信号产生负输出。在该第二设计中，仅利用源电荷泵作为该输出驱动器的到达时间检测器仅可从该引导基准信号产生正输出。然后组合这些两个使用单端电荷泵输出驱动器的到达时间检测器以变成使用双端电荷泵输出驱动器的到达时间检测器。
在这个公开中说明使用双端电荷泵输出驱动器的数字到达时间检测器的三个新设计。在具有双端电荷泵输出的到达时间检测器的第一设计中，激活信号以控制该电荷泵的持续时间始终比该两个输入信号之间的实际到达时间差长，这样该电荷泵将始终完全开启，而不管这两个输入信号之间到达时间差有多小。
在该第二设计中，激活信号以控制该电荷泵的持续时间与该两个输入信号之间的到达时间差正好相等。结果是，该电荷泵输出驱动器表现出死区及线性状态，这样该电荷泵的输出将根本不会启动直到该两个输入信号之间的到达时间差足够长以克服(overcome)该电荷泵的死区时间，并且该电荷泵的输出不会完全启动直到该两个输入信号之间的到达时间差比这些电荷泵的死区时间和转换时间(slew time)和长。
在该第三设计中，该激活信号以控制该电荷泵的持续时间稍长于该两个输入信号之间到达时间差，但是仍不足够长以在该两个输入信号之间的到达时间差为零时完全启动该电荷泵驱动器。结果是，尽管防止了死区，该电荷泵输出驱动器在该判定门限附近仍表现出线性状态，从而该电荷泵的输出将不会完全启动直到该两个输入信号之间的到达时间差足够长以完全地克服该电荷泵的转换时间。
现在将通过参考下面的图来详细描述本发明的这些和其他特征。



图1——基本锁相环(现有技术)模块。
图2——作为相位检测器的混频器(现有技术)。
图3——来自作为到达时间检测器的混频器到VCO的最终误差校正电压的传输特性。
图4——使用该到达时间检测器作为混频器的模拟到达时间锁定回路的增益的理论传输特性。
图5——使用该到达时间检测器作为混频器的模拟到达时间锁定回路的增益的实际传输特性。
图6——具有双端电荷泵的基本数字相位频率检测器(现有技术)。
图7——具有双端电荷泵的基本PFD的时序图。
图8——对到达时间锁定回路的VCO的最终误差校正电压的传输特性，该回路使用图6所示的PFD作为到达时间检测器。
图9——使用如图6所示的PFD作为到达时间检测器的到达时间锁定回路的增益的传输特性。
图10——作为优选实施例的基本线性到达时间锁定回路的模块。
图11——对具有理想(perfect)到达时间检测器的到达时间锁定回路的VCO的最终误差校正电压的传输特性。
图12——使用带有死区的单端电荷泵输出的典型的数字到达时间检测器的示意图。
图13——使用不带死区和线性状态的单端电荷泵输出的典型的数字到达时间检测器的示意图。
图14——使用不带死区和线性状态的单端电荷泵输出的理想的数字到达时间检测器的示意图。
图15——使用如图14所示的不带死区和线性状态的单端电荷泵输出的理想的数字到达时间检测器的传输特性。
图16——作为第一补充实施例的仅具有下沉电荷泵输出的数字到达时间检测器的示意图。
图17——仅具有下沉电荷泵的到达时间检测器的传输特性。
图18——作为第二补充实施例的仅具有源电荷泵输出的数字到达时间检测器的示意图。
图19——如图18所示的仅具有源电荷泵输出的到达时间检测器的传输特性。
图20——作为第三补充实施例的理想的数字到时间检测器的示意图，该检测器使用不带有死区和线性状态的双端电荷泵输出。
图21——如图20所示的使用双端电荷泵的理想的数字到达时间检测器的传输特性。
图22——作为第四补充实施例的使用带有死区的双端电荷泵输出驱动器的数字到达时间检测器的示意图。
图23——如图22所示的使用带有双端电荷泵输出驱动器的数字到达时间检测器的传输特性。
图24——从如图22所示的使用带有死区的双端电荷泵输出驱动器的到达时间检测器输出到该VCO的最终误差校正电压的传输特性。
图25——到达时间锁定回路的增益的传输特性，该回路使用如图22所示的使用带有死区的双端电荷泵输出驱动器的数字到达时间检测器。
图26——作为第五补充实施例的使用不带由死区但具有线性状态的双端电荷泵输出的数字到达时间检测器的示意图。
图27——脉冲宽度缩减器(reducer)的示意图。
图28——使用如图26所示的使用不带有死区但具有线性状态的单端电荷泵输出驱动器的数字到达时间检测器的传输特性。
图29——从使用如图26所示的不带有死区而带有线性状态的电荷泵输出的数字到达时间检测器到VCO的最终误差校正电压的传输特性。
图30——该到达时间锁定回路的增益的传输特性，该回路使用如图26的具有双端电荷泵输出的数字到达时间检测器，该双端电荷泵输出不带有死区但是带有线性状态。
图31——没有等待延迟时间和传播延迟时间的概念上的，理想的到到达时间锁定回路的获取行为。
图32——对使用理想数字到达时间检测器的到达时间锁定回路的VCO的最终误差校正电压的实际传输特性。
图33——使用理想数字到达时间检测器的到达时间锁定回路的增益的实际传输特性。
图34——具有分频器的典型的到达时间锁定回路的模块。
图35——回路滤波器的响应时间。
图36——在周跳相位的差拍信号(beat signal)的最后循环期间该到达时间锁定回路的获取行为，该回路所具有的延迟时间小于固有频率的周期的1/4。
图37——在周跳相位的节拍信号(beat signal)的最后循环期间该到达时间锁定回路的获取行为，该回路所具有的延迟时间大于固有频率的周期的1/4。
图38——该反馈控制回路的框图(现有技术)。
图39——作为第六补充实施例的仅使用下沉电荷泵作为该输出驱动器的到达时间检测器。
图40——作为第七补充实施例的仅使用源电荷泵作为该输出驱动的到达时间检测器。
图41——一个差分反馈控制回路。

具体实施例方式 本发明涉及用于实现线性到达时间锁定回路以从基准信号源产生稳定输出的系统和方法。该线性到达时间锁定回路发源于传统的锁相环(PLL)105。
如图1所示，该传统PLL 105是线性反馈控制回路以将由压控振荡器(VCO)108产生的本地信号与引入的基准信号110同步。该基本PLL 105由三个模块组成，相位检测器101，回路过滤器106和VCO 108，以产生本地信号112，该本地信号具有与基准信号110相同的频率和相位。该相位检测器101是一个线性装置以生成误差输出信号114，该信号具有与来自VCO的本地信号112和基准信号110之间相位差成比例的振幅。该误差输出信号114在由回路滤波器106过滤之后变为最终误差校正输出电压115以校正该VCO 108的频率。该反馈控制回路将一直校正该VCO 108的频率直到该误差输出信号114变为零和来自VCO的信号112的相位和频率均锁定为该基准信号110的相位和频率。
在过去，来自该相位检测器101的误差输出信号114被认为是由该两个输入信号的相位误差所产生的，以及该相位检测器101的增益被认为具有的单位是Volt/rad。这个看起来非常有道理，该相位检测器101产生一个误差输出信号114，该信号具有与该输入信号相位误差成比例的振幅以得到单位为Volt/rad的增益，因为误差输出电压(Volt)＝相位误差(rad)*相位检测器增益(Volt/rad)。但是如在PCT/US2005/026842中非常详细解释的，该相位检测器实际上是特殊类型的到达时间检测器并且该信号的到达时间由该信号的振幅，频率和相位确定，并不仅仅是相位。
当一个在可预测的时间间隔到达该接收端的稳定的输入信号突然在时间上偏移并在意料外的时间到达该接收端时，对于该接收端来说确实没有办法确信在该信号传输过程中什么发生改变从而导致该输入信号在时间上偏移。该输入信号相位的变化会导致该信号在时间上偏移，频率的变化和振幅的变化也一样。在该信号的接收端所确定的唯一的事情是该信号的到达时间已经改变。相位检测器101的概念完全是误导。应当改为将相位检测器101的运行状况与到达时间的概念一起分析，并且该相位检测器的增益的单位应当仅为Volt，并且来自该相位检测器101的误差输出信号114的振幅应当由该两个输入信号之间到达时间差来确定。
该相位检测器101的定义问题很早就开始了。在早期，在该模拟PLL中使用的最普遍的相位检测器是乘法器，如混频器，其产生一个输出电压，该输处电压是该两个输入信号的乘积。该乘法运算的结果是一个电压，该电压是该两个输入信号振幅，频率和相位的函数，并且其单位应当为伏特(Volt)。例如，如图2所示，通过使用混频器作为该相位检测器101来构建一个模拟PLL是非常寻常的。假设至该相位检测器的两个输入信号是Vref*SIN(ω1t+θ1)270和VVCO*COS(ω2t+θ2)272以及该混频器的增益是Km274，那么该混频器的输出将为 *Km*Vref*VVCO*[SIN((ω1+ω2)t+θ1+θ2)+SIN((ω1-ω2)t+θ1-θ2)]。因为第一个SIN项将被该回路滤波器过滤，从而该第二个SIN项将是到达该VCO的唯一信号。因此来自该混频器输出的对该VCO的最终误差校正电压115可简化为 Kd＝*Km*Vref*VVCO*SIN((ω1-ω2)t+θ1-θ2) 方程1 并且Kd，相位检测器输出和*Km*Vref*VVCO，其定义为该相位检测器101的增益，单位均为伏特，而最后一项SIN((ω1-ω2)t+θ1-θ2)为常数且无量纲。在传统的分析中，当该回路处于锁定状态时假设该频率ω1和ω2相等，从方程1可简化为 Kd＝*Km*Vref*VVCO*SIN(θ1-θ2)方程2 并且，当回路锁定时相位误差小，从而方程2可进一步简化为 Kd＝*Km*Vref*VVCO*(θ1-θ2) 方程3 上面方程3是很多步简化的结果，以及因为θ1-θ2是该相位误差并且单位是角度，从而为了使Kd的单位仍为Volt，现在该相位检测器的增益的单位必须是Volt/rad，即使其在一开始定义为Volt。因此可了解，为了迫使该“相位检测器”的概念可以被接受，该相位检测器的增益被迫具有Volt/rad的单位，而不管事实是其并没有直接对信号的相位做任何事情。
方程1真实地描述了混频器的乘法运算并表征从该混频器输出到该PLL的VCO的最终误差校正电压115。该方程1示出从该混频器到该VCO的最终误差校正电压115是两个输入信号的振幅、频率和相位的函数，从而该混频器是真正的到达时间检测器而不是相位检测器，并且该模拟PLL实际上是模拟到达时间锁定回路。我们可以如图3来绘制方程1，其示出作为到达时间检测器的混频器的特性。为了简化这个图，我们假设该两个输入信号在图3中没有相位偏移。当80年前模拟PLL首次发明时，其主要用于无线电通信。在这个应用中，自动增益控制(AGC)电路和自动频率控制(AFC)电路也用来调整信号的振幅和频率。仅当该信号的振幅和频率都调整时，那么该模拟PLL有机会在相位上锁定。由于该AGC和AFC是窄带的反馈控制回路，因此它们不能防止高频振幅噪声和频率噪声到达该模拟PLL电路。以及一旦高频振幅噪声和频率噪声到达该模拟PLL，它们全都变成相位噪声，因为该模拟PLL的混频器不能识别噪声源。对于该混频器所有的振幅和频率噪声看起来与相位噪声一样。这正是方程1所告诉我们的。
如图3所示，作为到达时间检测器的混频器在由差拍信号的频率确定的不同的到达时间差具有许多稳定的运行点。由于在零到达时间差164的期望的运行点仅当该差拍信号的频率小的时候可实现，该使用混频器作为到达时间检测器的模拟到达时间锁定回路具有非常小的到达时间捕获范围(capturerange)，其最大等于该差拍信号周期的+/-。正如我们以后将看到的实际的到达时间捕获范围还要稍小些。例如，如果在一个1Mhz基准信号和来自VCO的信号之间的差拍信号的频率为1Khz，那么该混频器的到达时间捕获范围稍小于+/-0.25msec。该混频器可帮助该VCO容易地捕获该1Mhz基准信号，因为该两个信号到达该混频器输入的相互的间隔永远不会超过1usec，这完全在该到达时间捕获范围内。但是如果该差拍信号现在为250Khz并且该到达时间差的捕获范围变为小于+/-1usec，那么现在对于混频器就有问题，因为该两个信号可间隔1usec而该回路将不能捕获该1Mhz基准信号。
令人惊讶的，该到达时间的概念简化了该模拟到达时间锁定回路的捕获范围的计算。该到达时间的概念是相对新的并且其仅仅在70年代后期在统计通信领域变得流行。该到达时间的概念在该第一PLL发明的40年后诞生，并且对于这个新的概念能够帮助我们解决我们在传统的PLL中所面对的许多个问题并不令人惊奇。在我们使用到达时间的概念进一步分析反馈控制回路之前，我们首先需要明确的定义系统的增益。
系统的增益定义为相对于输入导数(derivative)的输出导数。为了找出该反馈控制回路的增益，我们需要将输入激源(stimulus)改变确定的数量，并测量由于可控输入变化而导致的输出发生的变化，以及将输出的变化除以输出的变化来计算增益。对于反馈控制回路，如到达时间锁定回路100或PLL105，对该VCO的最终误差校正电压115是我们需要研究的输出，并且在输入到达时间检测器104或相位检测器101的两个输入信号之间的到达时间差是可控输入激源。到该VCO的最终误差校正电压115确定该VCO在确定的输入激源下如何响应，并且到VCO的最终误差校正电压115的信号反映出整个反馈控制回路的相同的运行状况。
在基准信号110和来自VCO的信号112之间的到达时间差信号在这个公开中用作反馈控制回路系统分析的输入激源。这个使用该差信号作为该反馈控制回路系统的输入信号的新的方法与传统的反馈控制理论完全相反。在传统的反馈控制理论中，在该基准信号110和该来自VCO的信号112之间的到达时间差被认为是输出信号之一并且该基准信号110是该反馈控制回路唯一的输入信号。但是实际上，该基准信号110不应当作为该反馈控制回路的输入信号，因为其不是该反馈控制回路的一部分而该差信号是。该差信号应当是该反馈控制回路系统唯一的输入信号。该基准输入信号110仅是该反馈控制回路系统一个节点的支路输入(branch input)但不是该反馈回路的一部分。
反馈控制回路的增益的一个基本规则是如果我们仅使用正逻辑来描述该反馈控制回路系统，该增益必须始终是非负的。负的增益意味着该输出为错误的方向并且该回路永远不会成功地收敛(converge)。以传统的PLL 105为例，当该来自VCO的信号112落基准信号110，两个输入信号之间的到达时间差将增加而到该VCO的最终误差校正电压115也将一样。然后来自VCO的信号112的频率将增速以减小该到达时间差。PLL 105的反馈机制将阻止该VCO信号落后，并且该来自VCO的信号112将始终与该基准信号110同步。如果该PLL 105的增益变成负的，那么当该来自VCO的信号112落后时，到该VCO的最终误差校正电压115将减少，而不是增加。所以，该来自VCO的信号112的频率将进一步减慢并且该来自VCO的信号112将永远不能赶上基准信号110。因而，十分明显，非负增益的规则是反馈控制回路正确工作的基本的必要的要求。
对于该反馈控制回路的增益的第二个规则是该回路的增益确定该回路是怎样响应的以及该回路的增益必须高于一个确定的最小值以提供捕获能力。没有足够的增益，该反馈控制回路完全没有力量获得这些信号。再以传统PLL105为例并且假设该PLL 105已经处于锁定状态，如果该基准信号110的频率开始向更高频率增速，从而该VCO信号落后并且到该VCO的最终误差校正电压115提升(pumping up)该来自VCO的信号112的频率，如果提升该来自VCO的信号112的频率的速率比该基准信号110增速的速率慢，那么该PLL将仍不能追踪该基准信号110的移动。对于大多数具有固定基准信号的系统，PLL 105的增益仍然是需要的以在该初始获得过程中快速地获得和锁定该基准信号。该PLL的增益确定可以多快扫描该来自VCO的信号112并且还确定该回路的获取情况。当我们调节PLL的增益到VCO的灵敏度，结果是该VCO调整的转换速率。因此该PLL 105的最小增益确定该VCO频率的最小转换速率以及该最小转换速率确定该VCO有多灵活以及最终该回路有多灵活和强大以追踪输入该基准信号。
然而，该误差检测器的增益的定义是不同的。在一个确定的误差输入的误差检测器的增益应当定义为关于该误差检测器输出的偏置点的误差检测器输出。通常，该误差检测器的输出应当保持在确定的DC电平，理想地是当该误差输入为零时，为电源轨线(power supply rails)的电压之间的一半。这个DC电平用作计算该误差检测器增益的基准偏置点，这样当该误差输入在零附近波动时，该误差检测器的增益可变为正的或者负的。尽管该误差输出信号114可以电压或者电流两种不同的方式产生，这取决于使用的输出驱动器的类型，但是由于到该VCO的最终误差校正电压115始终为电压，我们将仅使用电压作为该输出信号114，而不管使用的输出驱定器是什么类型。由于该电压输出驱动器和电流输出驱动器是可以互相转变的，使用电压表示两种输出驱动器不会对该误差检测器的性能有任何影响。
对于使用该混频器作为到达时间检测器的模拟到达时间锁定回路，理论上，我们可以找出该模拟到达时间锁定回路的增益，通过采用如图3所示的到该VCO的最终误差校正电压115相对于该到达时间差的导数，并且绘制出使用图4中的混频器作为该到达时间检测器的模拟到达时间锁定回路的增益。从这个图，并不令人惊讶的是当该增益为正时，该混频器仅在一个确定的到达时间差范围内工作。十分明显的是作为到达时间检测器的混频器具有有限的到达时间捕获范围+/-Tc 518，其最小的增益Gmin 516可以传送以捕获该基准信号110，并且具有的到达时间同步范围为+/-*1/(FREF-FVCO)506。该使用混频器作为该到达时间检测器的模拟到达时间锁定回路的同步范围是最大到达时间差，这发生于已经处于锁定状态而不失去该锁定状态的模拟到达时间回路的输入端信号。该模拟到达时间的同步范围始终大于捕获范围，因为该模拟到达时间锁定回路已经处于锁定状态并且该模拟到达时间锁定回路可保持在该锁定状态，只要该回路的增益为正。
当混频器用作到达时间检测器时，具有两个不同频率的两个输入信号之间的最大到达时间差始终等于较快的信号的周期。当一个信号比另一个快得多时，该较快的信号可在较慢的信号再次到达之前经历少许循环。来自该较快的信号的这些额外的循环对到该VCO的最终误差校正电压115是没有影响的，因为它们在到达该VCO 108之前被回路滤波器106完全过滤。结果，对于用作该到达时间检测器的混频器，该具有不同频率的两个输入信号之间的到达时间差不会比该较快的信号的周期长。考虑到这个，我们将从一个完全不同的设想(prospect)来看图4。我们可如图5所示绘制使用混频器作为该到达时间检测器的模拟到达时间锁定回路的传输特性。
在图5中，我们限制该到达时间差的范围至+/-(1/FREF)520，假设该基准信号110是较快的信号，并且从图4中在+/-(1/FREF)520的到达时间差之间的原始理论传输特性复制使用混频器作为该到达时间检测器的模拟到达时间锁定回路的增益。我们仅对小范围的到达时间差+/-(1/FREF)520感兴趣，因为它是用作该到达时间检测器的混频器可以工作的唯一范围。尽管该混频器也可在许多其他不同的到达时间差点锁定该回路，但是这些点是不需要的操作点并且我们完全忽视它们。结果，使用混频器作为该到达时间检测器的模拟到达时间锁定回路的频率的捕获范围可以从下面计算 *Km*Vref*VVCO*COS(2*π*(Fref-FVCO)/Fref)＞Gmin，FVCO＜Fref 方程4 或者 *Km*Vref*VVCO*COS(2*π*(Fref-FVCO)/FVCO)＞Gmin，FVCO＞Fref 方程5 其中，Gmin 516是需要的最小回路增益并且Gmin*KVCO是该回路可控制的该VCO的最小转换速率。所以什么是最小Gmin 516所需要的？其完全依赖于输入信号的频率能够变化多快。例如，当一个系统加电时，该VCO将在一个频率启动该振荡器，并且然后该VCO的频率将顺利通过一些频率并且耗费一些时间直到该VCO频率在另一个频率稳定。在这期间，该VCO的频率快速转换。如果该到达时间锁定回路不能像该初始加电VCO转换状态一样快速转换，那么该到达时间锁定回路没有希望追踪和锁定该VCO信号。对于正确工作的到达时间锁定回路100，该回路可传给VCO 108的最小转换速率必须高于该信号的最大转换速率，其可能发生在该到达时间检测器的输入。
由于该差拍信号的频率可在该到达时间锁定回路处于锁定状态之前的获取期间变化，我们可以想象该差拍信号就像手风琴，当具有较快频率的输入信号是具有固定宽度的对象时，其宽度可伸长。作为到达时间检测器的混频器仅当该较快频率的周期完全在该第一差拍信号内时工作，这样该混频器的增益始终充分地高于0。如图5所示，在曲线A 524中示出的该差拍信号的频率对于该混频器是完全过高的并且产生负增益，这样该混频器将不能获取和锁定这些信号。该差拍信号的频率仅满足曲线B 526中的最小增益要求，并且在曲线C 528中的该差拍信的频率非常低，这样该到达时间锁定回路具有超过足够捕获该基准信号的增益。
传统的模拟PLL 105具有很多缺点第一，线性相位检测器101是一个模拟装置，这样其很难在一个IC中实现；第二，该线性相位检测器可在如图4所示的除零到达时间差点164之外的不同到达时间差的许多稳定运行点运行，结果，该模拟PLL系统105容易在错误的频率锁定；以及第三，该线性相位检测器101具有非常有限的捕获范围，如图5所示。为了克服这些问题，发明了一般被称为相位-频率检测器(PFD)的数字相位检测器。该PFD 132是具有两个触发器和一个AND逻辑门的数字装置，如图6所示。
该PFD 132可容易地在一个IC内构件并且其仅具有一个稳定的运行点。结果，其变成当今最流行的相位检测器。如图6所示驱动双端电荷泵的一个典型的PFD 132是当今用在每个电子系统中的最流行的电路之一。该PFD132通常用于制造一个UP输出123信号以激活一个源电荷泵127和一个DOWN输出125信号以激活一个下沉电荷泵以生成用于该回路滤波器106的误差输出信号114来产生用于该VCO 108的最终误差校正电压115。该驱动双端电荷泵的PFD 132的时序图如图7所示。
当来自VCO的信号112先到达，该DOWN输出信号125将首先起作用以对该回路滤波器106放电以减少该最终误差校正电压115以降低VCO 108的频率，并且该放电将在该基准信号110最终到达后立即停止。当该基准信号110先到达，该UP输出信号123将首先起作用以对该回路滤波器106充电以增加该最终误差校正电压115以增速该VCO 108的频率并且该充电将在来自VCO的信号112最终到达后立即停止。结果，该最终误差校正电压的量完全依赖于该两个输入信号的到达时间差。该两个输入信号之间的到达时间差越大，该VCO的频率将被校正的更多，这样该具有双端电荷泵输出的PFD 132完全是一个到达时间检测器。
尽管该驱动一个双端电荷泵输出的PFD 132由数字设备组成，其在该回路内的工作情况是线性的，因为其产生一个模拟的到该VCO的最终误差校正输出信号115，以及到该VCO的最终误差校正输出信号的振幅是根据该两个输入信号之间的到达时间差线性产生的。当该两个输入信号同时到达时，该具有双端电荷泵输出的PFD 132应当不产生输出并且到该VCO的最终误差校正输出电压应当偏置在理想的Vcc/2。当该到达时间差开始增加或减少时，该到VCO的最终误差校正输出电压115也应当相应地增加或减少，直到该到VCO的最终误差校正输出电压115到达如图8所示的电源的轨线(rails)。该具有双端电荷泵输出的PFD 132因此是一个到达时间检测器而不是相位检测器，因为该到VCO的最终误差校正输出115的极性和振幅是由该两个输入信号之间到达时间差而不是相位确定的。
不幸的是，来自被该PFD 132驱动的该双端电荷泵输出驱动器的输出不可避免受到假信号(glitch)的损害，如图7中用于该PFD的时序图所示。这是因为尽管该PFD 132生成两个输出信号，UP 123和DOWN 125，但是在任何给定的时间仅有其中之一输出信号带有到达时间差信息。例如，当该基准信号110在来自VCO的信号112之前时，仅UP输出123包含该两个输出信号之间到达时间差的信息，以及当该来自VCO的信号112在前时，仅该DOWN输出125带有该两个输入信号之间到达时间差的信息。结果，我们依赖于该输出电荷泵127和129来生成该误差输出信号114，其仅包含该需要的到达时间差信息而不管哪个信号在先。
该电荷泵127和129现在是用于到达时间检测的判定电路的一部分并且不幸地是，在触发器复位过程中，UP 123和DOWN 125输出均不可避免地在相同的时间起作用而不管哪个信号在先。理想地，该源电荷泵127和该下沉电荷泵129均应该在该触发器的复位期间对于相同的时间泵出或渗入相同的电流量，这样在该触发器重置期间泵至该回路滤波器106的净输出电荷为零。但是实际上，这些电荷泵将泵出或者沉入不同的电流并且不可能始终每次都将两个电荷泵与延迟路径完美地匹配。结果，当该两个输入信号在相同时间到达时，该电荷泵仍在零到达时间差点仍产生一些输出。在该零到达时间点的电流输出的量将会变换并且依赖于电荷泵的噪声。一个不连续的假信号因此会在该零到达时间差点164在该使用具有双端电荷泵输出驱动器的PFD 132的到达时间检测器的输出中产生，如图8所示。之所以产生该不连续的假信号是因为该双端电荷泵是该做出判定电路的一部分并且不可能始终每次都完美地平衡这两个电荷泵。为了解决这个不连续的假信号问题，我们需要从该做出判定电路中去除该双端电荷泵，这样这些电荷泵完全是输出驱动器，按照所设想的方式。
该不连续的假信号，不管其多么小，在两个信号的到达时间相同时，将导致使用具有双端电荷泵作为该到达时间检测器的PFD 132的到达时间锁定回路出现问题，因为对于该到达时间锁定回路，该不连续的假信号变为一个奇点(singularity)假信号。使用具有双端电荷泵输出的PFD的到达时间回路的增益在零到达时间差点变为无穷大，因为该双端电荷泵输出驱动器不能产生输出。使用具有双端电荷泵输出的PFD的到达时间回路的增益可如图9所示通过采用相对于该到达时间差的如图8所示的到该VCO的最终误差校正电压的导数来绘制。在该图8所示的零到达时间差点164的该传输特性的该不连续的假信号将产生对该VCO 108的抖动，因为该到该VCO的最终误差校正电压的不连续的假信号变成对于该到达时间锁定回路的奇点假信号，并且该奇点假信号包含遍及整个频率的能量，其不能够由该回路滤波器106完全过滤。
在该零到达时间点164的该不连续假信号的影响与由该PFD中的触发器的延迟不匹配或者该回路滤波器106的泄漏电流导致的误差非常不同。该延迟不匹配仅水平移动该到达时间检测器的传输特性而该回路滤波器的泄漏电流仅垂直地移动该传输特性，而不生成任何不连续。结论是，该驱动双端电荷泵输出的PFD 132是一种存在奇点的特殊类型的数字到达时间检测器。
我们决不能使用具有双端电荷泵的PFD 132作为用于到达时间锁定回路的数字到达时间检测器，因为它不能做这个而不生成假信号。该PFD 132完全不过是一个告诉我们哪个信号在前而哪个信号在后的装置。如前所提及的，当该基准信号110在前，仅该UP输出123包含该到达时间差信息而该DOWN输出125仅包含后到的来自该VCO的信号112的定时信息，而当该来自VCO的信号112在前，仅该DOWN输出125包含该到达时间差信息而该UP输出123仅包含该后到的基准信号110的定时。这就是该PFD 132能够做的唯一的事情，以告诉我们哪个信号在前以及哪个信号在后，而没有歧义和亚稳定性问题。
使用数字到达时间检测器的到达时间锁定回路的新设计 该基本线性到达时间锁定回路100系统的框图如图10所示，作为该优选的实施例，该系统生成稳定的VCO输出信号112，其带有与该基准输入信号110的频率和相位相等的频率和相位。该基本线性到达时间锁定回路系统100包括三个功能模块，到达时间检测器104，回路滤波器106和VCO 108。到达时间检测器104比较基准信号110的到达时间和来自VCO的信号112的到达时间。然后，该到达时间检测器104发出一个误差输出信号114以校正该VCO 108的频率。该误差输出信号114首先由该回路滤波器106过滤，然后变成到VCO 108的最终误差校正电压115。如果基准信号110在来自VCO的信号112之前，发出一个正的误差输出信号114以加速该VCO 108的频率。如果基准信号110在来自VCO的信号112之后，则发出一个负的误差校正信号114以减缓该VCO 108的频率。结果，该基本线性到达时间锁定回路100产生一个稳定的输出信号112，其具有与该基准信号110的频率和相位相等的频率和相位，就像典型的PLL 105。
理论上，有两种方法制造用于该线性到达时间锁定回路100的到达时间检测器104。一种方法是使用线性装置，其生成误差输出信号114，其极性是由先到达的输入信号确定的以及其振幅是根据两个输入信号的到达时间差线性产生的。不幸地是，像这种线性装置还没有发明。另一种方法是使用数字设备。我们可以使用一个数字设备以产生用于该到达时间差的极性输出以告诉我们哪个信号先到达以及我们可以生成数字误差输出信号，其具有该输出信号的宽度，该输出信号是根据该两个输入信号之间的到达时间差线性产生的。然后我们可以对该数字误差输出信号求积分，积分(integration)后的输出电压将有该两个输入信号的到达时间差确定。结论是，我们需要一个数字设备以确定该到达时间差的极性和另一个数字设备以生成一个具有脉冲宽度的脉冲，该脉冲宽度由该两个输入信号之间的到达时间差确定。利用这两个数字设备和一个积分电路(integrator)，我们可以从该两个输入信号之间的到达时间差精确地和准确地生成一个线性的最终误差校正输出电压以控制该VCO。
当今使用的所有相位检测器或相位-频率检测器可以在一定程度上实现上面两个数字设备的功能。然而，正如较早说明的两个例子，到目前为止它们中间没有一个能够产生不带误差的到该VCO的最终误差校正输出电压115。该模拟相位检测器具有在不同的到达时间差的不希望的稳定运行点，以及当前具有双端电荷泵的PFD 132生成错误的假信号。结果，真实的仅有一个稳定运行点的不会生成任何不希望的假信号的到达时间检测器104之前还没有发明出来，并且直到现在该到达时间锁定回路100也没有开发出来。
一个理想的到达时间检测器104应当产生一个最终误差校正输出电压115以控制该VCO，如图11所示，这样该到达时间锁定回路100的回路增益169是正的常量。只要去除不连续的假信号，具有双端电荷泵的PFD 132几乎是一个理想的到达时间检测器。该具有双端电荷泵输出的PFD 132的不连续的假信号通常也称为“死区抖动问题”。有许多发明提供解决方案以解决当前具有双端电荷泵的PFD 132的“死区抖动问题”，但是它们没有一个可以真正地解决这个问题。大多数解决方案完全是在该触发器的复位信号上增加更多的延迟，这样假信号的振幅更大以及该PFD 132将具有更大的相位偏置运行，以及该抖动问题将变得不那么明显，因为该PFD 132将更远离产生假信号的零到达时间差点164运行。但是基本的假信号问题并没有修正。由US6157218提出的解决方案通过防止该PFD的两个电荷泵同时为ON来提供一种没有死区抖动问题的设计。这是在正确的方向的聪明的设计，但是这个设计显然不能防止当两个输入信号同时到达时UP 123和DOWN 125输出同时变为ON，因为在该触发器可变为OFF前没有长的反馈延迟。这个解决方案实际上与大多数其它一样，而其看起来有效地解决该死区抖动问题的原因是其提供了到该触发器的更长的复位延迟远离该零到达时间差点164来运行该PFD 132。能够有效地处理该死区抖动问题的仅有的唯一的PFD设计是来自ROHM，其提供的PFD的设计具有大的死区，比该电荷泵输出驱动器的转换时间宽，以防止该抖动问题。如在对于BU2374FV的它们的时序图中所示，当该到达时间差小于该电荷泵输出驱动器的转换时间时，使用大死区以阻止电荷泵工作。结果，来自它们的PFD的输出仅具有三个稳定输出状态，H，L和OFF状态。尽管其可以有效地防止假信号发生，但是在他们的设计中该PFD大多数时间是非活动的并且该PLL将不能准确地校正该相位误差，因而相位噪声高。他们的PFD多数时间完全是禁用的并且该VCO的频率在被校正之前允许在一个大的不确定的窗口内漂移。
一个真正的对该假信号问题的解决方案最终表述在PCT/US2005/026842，2005年7月8日由Wen T.Lin递交，“A system，methodand circuit to detect a phase，a frequency and an arrival-time difference betweentwo signals”。这个专利公开说明了许多方法以建立一个具有单端电荷泵输出驱动器的准确的到达时间检测器，如图12，13和14所示。
为了在本公开剩余的讨论中区分到达时间检测器104，我们将该到达时间检测器104分为三个类别，模拟到达时间检测器，错误的数字到达时间检测器和数字到达时间检测器。混频器属于模拟到达时间检测器的类别，以及带有双端电荷泵输出的PFD 132属于错误的数字到达时间检测器的类别。所有当前的相位检测器或相位-频率检测器的设计属于该到达时间检测器的第一或该第二类型。所有这些新的准确的，无误差的，到达时间检测器属于该数字到达时间检测器116的类别。
在如图12，13和14所示的所有新的具有单端电荷泵输出的数字到达时间检测器设计中包括五个电路模块，PFD 132，补充PFD 134，极性判定电路142，激活信号选取电路156和单端电荷泵输出驱动器146。该单端电荷泵输出驱动器146可在任何给定的时间泵出和渗入电流，这样如果该单端电荷泵输出驱动器设计正确，它将永远不会生成与发生在该具有双端电荷泵输出的PFD 132相同的假信号。
在如图12所示的设计中，一个单一的OR门140用作该极性判定电路142，这样该极性判定电路142的最终极性输出144在信号到达之前的默认值为H。如果该来自VCO的信号较早到达，该最终极性信号144将为L并且当该基准信号110最终到达时变为H。如果该基准信号110较早到达，那么该最终极性信号144将始终保持为H。因而该最终极性信号输出144始终是精确的。该最终极性输出信号144的持续时间始终至少与该两个输入信号之间的到达时间差相同。由于用于激活该单端电荷泵输出驱动器146的最终激活信号147的时间周期始终等于该两个输入信号之间的到达时间差，如果该最终极性输出信号144和该最终激活信号147的定时正确地对准，该单端电荷泵输出驱动器146将始终产生无误差的输出。结果，图12中的设计是一个准确的数字到达时间检测器103。该数字到达时间检测器103可始终从该回路滤波器泵出电流或渗入(sink in)电流，持续的时间周期恰好等于该两个输入信号之间的到达时间差，这样其可根据该两个输入信号之间的到达时间差线性产生用于该VCO的精确的最终误差校正电压。
该OR逻辑门140可由一个AND逻辑门141替代。利用OR逻辑门，该最终极性输出144的默认状态是H，因为该VCO F/F 119的默认状态为H。当使用一个AND逻辑门141替代该OR逻辑门140时，该最终极性输出144的默认状态为改为L，但是该最终极性输出144的结果将保持为相同的。
两个PFD 132对于所有的数字到达时间检测器116都是需要的以防止该发生在传统的PFD 132中的错误的假信号。这是因为当到那个触发器的时钟输入是领先的信号时，该PFD 132的触发器输出的每一个仅能产生一个带有所需的到达时间差信息的有效的输出信号。结果，我们需要两个PFD以为该两个输入信号的每个产生两个到达时间差信号，这样单个电荷泵输出驱动器可完全用作多个电荷泵输出驱动器并且该电荷泵输出驱动其将不会包括在该到达时间差输出的产生中并且该假信号问题被彻底地解决。为了区别来自两个PFD的两个输出，我们需要将其中一个PFD作为补充PFD 134。
在图12的设计中，该单端电荷泵输出驱动器146激活一定的时间周期，该时间周期等于该两个输入信号之间的到达时间差，由于该激活信号选取电路156的专用的NOR门370。由于两个输入信号可同时到达，从而该两个输入信号之间的到达时间差的最小值为零并且如果其中一个输入信号不存在，两个输入信号之间的到达时间差最大值是无穷大。由于该数字信号从L升至H或从H降至L需要一定时间，一个逻辑装置的输入端的数字信号需要时间跨过该逻辑装置的输入门限以使该逻辑装置产生一个动作。当两个输入信号，110和112同时到达，到该单端电荷泵输出驱动器146的最终激活信号147的时间周期具有的最小宽度为零，这样该单端电荷泵146将永远不会开启。该单端电荷泵146将不会启动或开启直到该两个输入信号之间的到达时间差比停滞时间552长，停滞时间552是该最终激活信号147升到高于该单端电荷泵输出驱动器146的输入门限所需要的时间。结果，单端电荷泵输出驱动器146将保持为非激活直到该两个输入信号110和112之间的到达时间差比该停滞时间552长，并且死区是不可避免的，如图23所示。图23是为了示出使用具有死区和线性状态的双端电荷泵输出驱动器的数字到达时间检测器的输出特性，并且这个图还可用来示出使用带有死区和线性状态的单端电荷泵输出驱动器的数字到达时间检测器的输出特性。
当单端电荷泵输出驱动器146随着最终激活信号147的时间周期变得比停滞时间552长而开始开启时，单端电荷泵输出驱动器146将逐渐地泵出或者渗入越来越多的电路直到该输出电流达到该单端电荷泵输出驱动器146的容量极限。在当该单端电荷泵输出驱动器146开始泵出或渗入电流直到当该单端电荷泵输出驱动器146达到该输出电流的容量极限之间的时间周期被称为该单端电荷泵输出驱动器146的转换时间550。当该两个输入信号之间的到达时间差小于该单端电荷泵输出驱动器146的转换时间550和停滞时间552的和但是长于该停滞时间552时，该单端电荷泵输出驱动器146的输出电流将根据该最终激活信号147的时间周期线性地产生。当该最终激活信号147小于该转换时间550和停滞时间552的和但是长于该单端电荷泵输出驱动器146的停滞时间时，单端电荷泵输出驱动器146的被称为处于线性状态。
死区对于该数字到达时间检测器103来说是不希望的状态，因为在该死区中该数字到达时间检测器将不能产生误差输出以校正来自VCO的信号112。单端电荷泵输出驱动器146的线性状态也是不希望的状态，因为单端电荷泵输出驱动器146的输出并不是不变的。为了防止死区和线性状态，我们将需要加长最终激活信号147的时间周期，这样最终激活信号147始终具有长于零的最小时间周期并且该最终激活信号147将始终具有额外的时间以升至高于该单端电荷泵输出驱动器146的停滞时间552，并且还持续超过单端电荷泵输出驱动器146的转换时间550和停滞时间552的和，这样该电荷泵输出间始终是完全启动的而不管两个输入信号之间的到达时间差有多小。幸运地，加长的到达时间差信号从该PFD 132的输出是现成可以得到的。
如图7所示，由于来自PFD 132的基准触发器122的UP输出123具有的时间周期比该到达时间差长，当该基准信号由于复位信号的传播延迟而较早到达时，以及来自PFD 132的VCO触发器124的DOWN输出125具有的时间周期长于该到达时间差，当来自VCO的信号112领先时，如果我们当基准信号110在前时选择来自PFD 132的UP输出123，或者当作为用于单端电荷泵输出驱动器146的最终激活信号147的来自VCO的信号112在先时选择来自另一个PFD 132的DOWN 125输出信号，那么就可以消除在单端电荷泵驱动器146的两个死区和线性状态。在来自基准触发器122的UP输出123和来自VCO触发器的DOWN输出125的信号的时间周期始终比该到达时间差长单一逻辑门传播延迟的四倍，其通常比单端电荷泵输出驱动器146的转换时间550和停滞时间552长，这样可以一起消除该死区和线性状态。
如图13所示的设计产生不带有死区和线性状态的数字到达时间检测器133。这个数字到达时间检测器133将从该回路滤波器泵出或渗入电流的时间周期稍长于该两个输入信号之间的到达时间差，这样其始终根据该两个输入信号之间的到达时间差线性地产生用于该VCO的最终误差校正电压115，不管该到达时间差有多小。
当该最终激活信号有效时，我们还需要在整个周期期间维持相同的最终极性信号144，这样该最终极性输出信号144的宽度必须至少与最终激活信号147的宽度相同。为此，我们需要使用一个AND逻辑门136和一个OR逻辑门138以锁定该最终极性输出144，这样该最终极性输出信号144将与该最终激活信号147同样长。
在图13的设计中，当该基准信号110在来自VCO的信号112之前时，AND逻辑门136的判定输出将极性判定电路142的最终极性输出144锁定为H，以及当来自VCO的信号112在该基准信号110之前时，OR逻辑门138的判定输出将极性判定电路142的最终极性输出144锁定为L，直到当两个触发器复位时该到达时间对比循环结束。结果，该最终极性输出144表示哪个信号先到达并且其持续与该PFD 132的UP输出123和DOWN输出125以及最终激活信号147一样长。
如图12和13所示的两个设计仅包含用于数字到达时间检测器116所需的最少零件。这些设计提供基本的到达时间检测功能，但是代价很高。图13中的设计具有大的极性判定不确定窗口，为+/-(单一逻辑门的传播延迟)，而图12的设计要求最终激活信号147和最终极性输出信号144的传播延迟紧密匹配，因为两个信号具有正好与该两个输入信号之间到达时间差相同的宽度。在这两个路径之间不匹配的定时会显著地使数字到达时间检测器103的增益的线性失真。数字到达时间检测器137的一个最佳设计如图14所示，其具有更小的判定不确定性和不太苛刻的匹配要求。在这个设计中，一个OR逻辑门140加入极性判定模块142并且增加一个开关用于激活信号选取电路156。在图14的设计中的判定不确定性仅为+/-1/2(单一逻辑门传播延迟)并且由于最终极性信号144和最终激活信号147具有比该两个输入信号之间的到达时间差宽得多的宽度，在最终激活信号147和最终极性信号144之间的定时的匹配要求更宽松。
如图14中示出的设计因此是最希望的使用单端电荷泵输出驱动器的数字到达时间检测器116。在这个设计中，该数字到达时间检测器137的最终极性输出144由一个AND逻辑门136和一个OR逻辑门138组成的极性判定电路142确定。来自这两个逻辑门的输出然后由一个OR逻辑门140组合以变成最终极性输出信号144。AND逻辑门136和OR逻辑门138通过使用在这两个门之间的反馈配置来锁定该极性判定。
当基准信号110领先时，来自该基准F/F 122的输出的UP输出信号将把该极性判定电路142的该AND逻辑门136和OR逻辑门138变为H状态。当来自VCO的信号112领先时，来自VCO F/F 119的输出的DOWN输出信号将把该极性判定电路142的OR逻辑门138和AND逻辑门136变为L状态。
当该基准信号110先到达时，从AND逻辑门136的输出至OR逻辑门138的输入的反馈配置可将最终极性输出144锁定为H状态。该反馈信号阻止后到的来自VCO的信号112以防止其在OR逻辑门138、AND逻辑门136和OR逻辑门140已经由领先的基准信号110变为H状态之后转变它们的输出。
当来自VCO的信号112先到达时，从OR逻辑门138的输出至AND逻辑门136的输入的反馈配置可将该最终极性输出144锁定为L状态。该反馈信号阻止后到的基准信号110以防止其在OR逻辑门138、AND逻辑门136和OR逻辑门140已经由领先的来自VCO的信号112变为L状态之后转变它们的输出。
由于该反馈信号从OR逻辑门138的输入传播到AND逻辑门136的输入需要时间，其准确地等于单一逻辑门的传播延迟，当该两个输入信号之间的到达时间差比单一逻辑门的传播延迟时间小时，该反馈信号不会准备好阻止该后到达的基准信号110以防止其将该AND逻辑门136变为H状态。当来自VCO的信号112先到达并且在OR逻辑门140的输出的最终极性输出144已经为L状态并且该后到达的基准信号110仍可将最终极性输出144变为H状态时，就会出现问题。而当基准信号110先到达并且最终极性输出144已经为H状态时，就不会出现问题，因为即使该后到的来自VCO的信号将OR逻辑门138的输出变为L状态，由于该OR门的特性，其不能将OR逻辑门140的输出变为L状态。
结果，当该到达时间差小于单一逻辑门的传播延迟时间时，后到的基准信号110在来自VCO的信号112已经将最终极性输出144变为L状态后仍可将最终极性输出144变为H状态，然而，由于该反馈配置，该错误的H状态存在非常短。一旦AND逻辑门136的输出在单一逻辑门传播延迟时间后最终变为L状态，OR逻辑门140的输出也就将随后返回正确的L状态。由于错误的H状态可通过该反馈配置从AND逻辑门136的输出返回以再次将OR逻辑门138变为错误的H状态，那么在该极性信号的整个周期内，最终极性输出144将在H状态和L状态来回跳动。
当该基准信号110在前时，最终极性输出144将为H，而当来自VCO的信号112在前时，仅当来自VCO的信号112在基准信号110之前至少一个单一逻辑门传播延迟时间162时，最终极性输出144将确信为L。极性选择电路的判定偏向基准信号110。结果，判定门限162并不位于零到达时间差点164，而是向负侧稍微偏移，假设所有传播路径都很好地匹配，偏移量是单一逻辑门的传播延迟时间的一半160，如图15所示。当来自VCO的信号112领先并且该到达时间差在单一逻辑门的传播延迟时间162内时，如上面所解释的，对于该极性信号的整个时间周期，最终极性输出144可在H和L之间跳动。该跳动的极性判定信号的占空因数(duty cycle)由该到达时间差距判定门限161有多远来确定。例如，当来自VCO的信号112在基准信号110之前一个单一逻辑门传播延迟时间162时，最终极性输出144将始终保持L。如果VCO开始减速并且到达时间差向判定门限161移动，该跳动的极性判定多数时间将初始位于L并且其将随着该到达时间逐渐接近判定门限161而更经常位于H。当该到达时间差达到判定门限161时，该跳动的极性判定的占空因数为50％。这是非常有道理的，因为来自VCO的信号112持续减慢以及该到达时间差继续移动远离该判定门限161，那么该跳动的极性判定将更经常位于H，直到当该到达时间差变成正的，其始终保持H。当该极性判定跳动时，单端电荷泵输出驱动器146的输出也将跳动。结果，该单端电荷泵输出驱动器的泵出或者渗入的净电流根据该达到时间差准确地线性地产生，即使在该判定门限161的附近，并且该极性选取的判定始终是精确的，准确的，没有歧义。因此数字到达时间检测器137的设计是完美的使用单端电荷泵输出驱动器的数字到达时间检测器116，除了判定门限161不位于理想的零到达时间差点164。
该数字到达时间检测器137的极性判定电路142偏向基准信号110的原因是因为OR逻辑门140。如果该OR逻辑门140由一个AND逻辑门141替换，极性判定电路142的输出默认保持为L并且仅当基准信号110先到达时变为H。那么，极性判定电路142将偏向来自VCO的信号112并且判定门限161将向右稍偏移，偏移量为单一逻辑门传播延迟时间的一半160。
如果我们使用如图14所示的来自数字到达时间检测器137的最终极性输出144作为该激活信号以驱动如图16所示的下沉电荷泵129，我们将拥有一个新的用于来自VCO的信号112的数字到达时间检测器139，作为第一补充实施例。这个新的仅具有一个下沉电荷泵作为该输出驱动器的数字达到时间检测器139仅需要一个激活信号以控制单端电荷泵输出驱动器146，因为单端电荷泵输出驱动器146的极性已经固定为负。由于OR逻辑门140的输出默认为H，该下沉电荷泵将保持为OFF直到来自VCO的信号112变为在先信号。仅具有一个下沉电荷泵输出驱动器的数字到达时间检测器139因而是一个准确的数字到达时间检测器，当来自VCO的信号112在基准信号110之前时，仅具有一个下沉电荷泵输出的数字到达时间检测器的传输特性可如图7所示。
同样地，如果我们用一个AND逻辑门141替换完美的数字到达时间检测器137的OR逻辑门，并且如果我们使用来自这个数字到达时间检测器137的最终极性输出144作为激活信号以驱动如图18所示的源电荷泵127，我们将拥有一个新的具有用于基准信号110的单端电荷泵输出驱动的数字到达时间检测器145，作为第二补充实施例。仅具有一个源电荷泵输出驱动器127的新的数字到达时间检测器145仅需要一个激活信号以控制单端电荷泵输出驱动器146，因为单端电荷泵输出驱动器146的极性已经固定为正的。由于AND逻辑门141的输出默认为L，该源电荷泵127将保持为OFF直到基准信号110变为在先信号。仅具有该源电荷泵输出驱动器的数字到达时间检测器145因此是一个准确的数字到达时间检测器，当该基准信号110在来自VCO的信号112之前时，仅具有该源电荷泵输出的数字到达时间检测器的传输特性如图19所示。
由于数字到达时间检测器139和145的极性判定是专用的并且两个数字到达时间检测器139和145的设计共享许多通用的组件，我们可以将它们组合在一起以产生完美的具有双端电荷泵作为该输出驱动器的数字到达时间检测器172，如图20所示，作为第三补充实施例。一个普通的单端电荷泵输出驱动器146要求两个不同的输入信号，一个最终激活信号147和一个最终极性信号144，但是双端电荷泵输出驱动器149仅要求两个激活信号144。该双端电荷泵输出驱动器149通常比单端电荷泵输出驱动器146好，因为它是平衡的。
如从图17中可看出的，该下沉电荷泵129将保持在默认的状态并且完全OFF直到来自VCO的信号变为领先信号。该下沉电荷泵129将不会完全的变为ON，直到该来自VCO的信号112领先基准信号110单一逻辑门传播延迟时间162。在下沉电荷泵129完全变为ON之前以及到达时间差小于该单一逻辑门传播延迟时间162，该下沉电荷泵129将在ON和OFF之间跳动。该跳动的占空因数依赖于该到达时间差距该零到达时间差点164的判定门限161有多远。在该跳动判定周期内，该下沉电荷泵129将随着该到达时间差移动远离该零到达时间差点164的输入门限161而渗入更多的电流，直到该到达时间差大于该单一逻辑门162的传播延迟时间。在这个点之后，该下沉电荷泵129将完全变成ON并且该输出电流的量保持不变。结果，该数字到达时间检测器139的误差输出信号114始终是精确的，并且当该两个输入信号之间的到达时间差接近零时，到该VCO的最终误差校正电压将逐渐减为零。
如从图19可以看出的，该源电荷泵127将保持在默认状态并且完全OFF直到该基准信号110变为领先信号。该源电荷泵127将不会完全变为ON直到该基准信号110领先该来自VCO的信号112单一逻辑门的传播延迟时间162。在该源电荷127完全变为ON之前以及该到达时间差小于该单一逻辑门传播延迟时间162，该源电荷泵127将在ON和OFF之间跳动。该跳动的占空因数依赖于该到达时间差距该零到达时间差点164的判定门限161有多远。在该跳动判定周期内，该源电荷泵127将随着该到达时间差移动远离该零到达时间差点164的输入门限161而泵出更多的电流，直到该到达时间差大于该单一逻辑门162的传播延迟时间。在这个点之后，该源电荷泵127将完全变成ON并且该输出电流的量保持不变。结果，该数字到达时间检测器145的误差输出信号114始终是精确的，并且当该两个输入信号之间的到达时间差接近零时，到该VCO的最终误差校正电压将逐渐减为零。
由于该AND逻辑门141和OR逻辑门的输出是专用的，该双端电荷泵输出驱动器149的两个输出电荷泵127和129将永远不会在同一时间开启，并且不管怎样都不会有不连续的假信号。这个设计因此彻底解决带有双端电荷泵输出驱动器的传统的PFD 132的不连续假信号问题。
该带有双端电荷泵输出驱动器149的完美数字到达时间检测器172的判定门限161恰好位于该零到达时间差点164而没有偏移，如图21所示。这是因为当来自VCO的信号112在前时，该AND逻辑门141将完全保持OFF，而当该基准信号110在先时，该OR逻辑门140将完全保持OFF，这样该判定门限161恰好位于该零到达时间差点164。该跳动判定仅导致该下沉电荷泵129从该回路滤波器渗入电流或者不渗入电流，或者源电荷泵127泵出电流或者不泵出电流，这样该判定输出的极性始终正确，但是校正的量会变化，完全依赖于该到达时间差距该判定门限161有多远，当该两个输入信号之间的到达时间差在+/-(一个单一逻辑门传播延迟时间)162之内。
由于该完美的数字到达时间检测器172的极性信号(现在是用于该双端电荷泵的激活信号144)的时间周期始终比到达时间差长四倍的单一逻辑门传播延迟，该下沉129和源127电荷泵均始终完全开启而不管该到达时间差有多么小。结果，避免该电荷泵输出驱动器的死区和线性状态，并且具有双端电荷泵的数字到达时间检测器172变成理想的完美的没有判定偏移的数字到达时间检测器116。该具有双端电荷泵的数字到达时间检测器的到该VCO的最终误差校正输出115的输出传输特性因此与图11所示的理想传输特性相同。
对于使用双端电荷泵输出驱动器149的所有数字到达时间检测器116仅需要四个电路模块。它们包括PFD 132，补充PFD 134，极性判定和激活电路142和双端电荷泵输出驱动器149。极性判定模块142现在也作为双端电荷泵输出驱动器149的激活模块工作。
在图20的设计中，我们使用一个AND逻辑门136和一个OR逻辑门138来锁定该极性输出信号以加长该激活信号144以防止该电荷泵输出的死区和线性状态。如果该死区和线性状态并不严重，我们可以消除该AND逻辑门136和OR逻辑门138并且产生使用带有死区的双端电荷泵输出的数字到达时间检测器135，如图22所示，作为该第四补充实施例。该数字到达时间检测器135的传输特性如图23所示，其表现出在该零到达时间点164的判定门限161附近的死区和线性状态输出。不幸地，该死区和线性状态将会使到该VCO的最终误差校正电压115的传输特性失真，如图24所示，这样，该到达时间锁定回路的增益将不再是常量并且由于死区，该增益在零到达时间差点164附近为零。使用数字到达时间检测器135的到达时间锁定回路100的增益可如图25所示。如可从图25看出的，使用数字到达时间检测器135的到达时间锁定回路100的回路增益由于该死区和线性状态而具有三个不同的水平。使用数字到达时间检测器135的到达时间锁定回路100将不会那么强大，并由于增益损失而将需要更长的时间来获取和锁定该两个输入信号；不过，在零到达时间点164附近的增益的损失可减小对VCO 108的相位噪声，因为当该回路锁定时，从数字到达时间检测器135发送至VCO 108的误差输出信号114最小。
一个彻底消除死区但仍允许在线性状态中操作双端电荷泵输出驱动器149折衷设计作为第五补充实施例显示在图26中。在这个设计中，脉冲宽度缩减器电路153，如图27所示，用于每个该激活信号144，这样该激活信号144的宽度刚好足够长以防止该死区但是不够长以完全开启该双端电荷泵输出驱动器149。使用该数字到达时间检测器159的到达时间锁定回路100仍可相当快地获得和锁定该两个输入信号，并且因为该数字到达时间检测器159的增益当该回路处于锁定状态时较小。当回路处于锁定状态时VOC 108将不会同样被数字到达时间检测器159干扰。结果，数字到达时间检测器159提供一个在数字到达时间检测器135和172的设计之间折衷的性能。该数字到达时间检测器159的传输特性如图28所示，并且从该数字到达时间检测器159到该VCO的最终误差校正电压115的传输特性如图29所示。使用数字到达时间检测器159的到达时间锁定回路100的回路增益如图30所示，具有两个不同的增益水平。
尽管该数字到达时间检测器116本身的是数字装置，因为当该电荷泵输出驱动器146或者149激活时其产生或者为H或者为L的误差输出信号114，因此在该回路内内部的操作是线性的。这是因为该电荷泵输出驱动器146或149仅激活等于该两个输入信号之间到达时间差的时间周期，或者具有除了两个输入信号之间到达时间差之外的少许的额外的延迟时间，以克服该电荷泵输出驱动器146或149的门限以防止该死区和线性状态。在该两个输入信号之间的到达时间差越大，该电荷泵输出驱动器146或149泵上(pump up)或者沉下(sink down)该最终校正电压115的时间周期就越长。结果，至VCO的最终误差校正电压115根据在输入的到达时间差线性地产生。在这个意义中，该数字到达时间检测器116的工作情况是线性的，即使该数字到达时间检测器116本身是数字的。
利用该数字到达时间检测器116可彻底解决该死区抖动问题，因为在该零到达时间差点，该电荷泵完全变为OFF或者以50％的占空系数在ON和OFF之间跳动，这样在该零到达时间差点的净输出电流始终为零。与此相反，具有双端电荷泵输出的传统的PFD 132的两个电荷泵在该零到达时间点始终为ON，这样在输出中始终有一些错误的电流而产生不连续的假信号。到达时间锁定回路的获取状况 到达时间检测器104可校正由VCO产生的本地信号112的相位和频率，直到它们与基准信号110的相位和频率同步。该同步的过程，或者称为获取过程，是非常复杂的过程。一个概念上的，理想的到达时间锁定回路100的获取状况如图31所示，该回路使用没有任何等待延迟时间和传播延迟时间的到达时间检测器104。到达时间锁定回路100的获取过程仅能在图31所示的3-D图表中描述，因为实际上同时有两个获取过程进行，一个是获取该频率，而另一个是获取该信号的到达时间。
假设该基准信号110和来自VCO的信号112之间的初始频率差是f0530，以及来自VCO的信号112是较慢的信号，并且该初始频率差在到达时间检测器104的捕获范围内，因为来自VCO的信号112始终落在后面，到达时间检测器104将始终泵升来自VCO的信号112的频率直到来自VCO的信号112最终比基准信号110早到达。因此，该两个输入信号之间的频率差在获取开始后将变得越来越小。我们进一步假设在到达时间差改变极性之前该两个信号同时到达的最后时间是在等于T0532的时间，其也是用于该获取过程的基准时间并且我们还假设在T0532时间为零，并且在T0532的频率差为fn534，其根据定义为该回路的固有频率。我们将很快知道为什么它被称为该回路的固有频率。
由于该两个信号在T0532同时到达，在T0532之后没有用于该第一到达时间对比循环的校正。因为该频率差，该两个信号在T0532后在不同的时间到达第二到达时间对比循环的起始处。在T0532后第二到达时间对比循环的起始处，该两个信号将具有以下的到达时间差 方程6 其中，T是该到达时间对比循环的时间周期，以及ωREF是该基准信号110的角频率以及ωn是该回路的固有角频率。我们需要在该第一到达时间对比循环的末端计算该到达时间差中使用ωn来代替fn是因为信号已经传播了2π弧度的循环。
由于来自VCO的信号112是较慢的信号，该到达时间对比循环的时间周期T等于来自VCO的信号112的周期(2π/ωVCO)。因为该到达时间检测器104的电荷泵将在T0532后第二到达时间对比循环的起始处开启一段等于ΔT1的时间周期，持续ΔT1来校正该VCO的频率并且在该ΔT1的到达时间差发生之后发生在第二到达时间对比循环的开始的频率校正等于 Δf2＝K*Iout*ΔT1/C 方程7 其中，Iout是以安培为单位的电荷泵输出电流的大小，以及C是以法拉为单位的回路滤波器的电容，以及K是以Hz/Volt或1/(sec*Volt)为单位的VCO的敏感度。在本公开中使用的VCO敏感度的单位与用在PLL传统的分析中的单位rad/(sec*Volt)不同。使用Hz/Volt用于该VCO敏感度将是更加有道理的，因为当我们测量该VCO敏感度时，当该VCO调谐电压以伏特变化时我们将测量该VCO输出信号的频率变化。其测量为Hz/Volt。
Hz(1/sec)和rad/sec始终对于所有的工程师都是非常糊涂的。这两个单位本质上是完全不同的。单位Hz(1/sec)告诉你一秒内有多少次循环，并且其用于描述静态的物理现象。与之相反的，单位rad/sec告诉你一秒内行进多少弧度，并且其用于描述运动中的物理现象。
因此，在第一频率校正后的第二到达时间对比循环的开始的频率误差等于fn-Δf2以及在该第二到达时间对比循环的结尾的到达时间差等于 方程8 结果，在T0532后的第三到达时间对比循环开始的VCO频率由时间周期ΔT1+ΔT2校正。对该第三到达时间对比循环的校正时间现在几乎是对该第二到达时间对比循环的校正时间的双倍，因为该第二到达时间对比循环仅少量减小该频率差。所以该在第三到达时间对比循环开始的频率校正是 Δf3＝K*Iout*ΔT2/C+K*Iout*ΔT1/C 方程9 因此，在第三到达时间对比循环开始的频率差现在是fn-Δf2-Δf3。因此清楚的是在每一个新的到达时间对比循环开始频率差将变得越来越少，但是每个新的到达时间对比循环对该VCO的较正时间将变得越来越长。用于每个新的到达时间对比循环的到达时间差和VCO频率校正的计算将随着对比循环数增加而迅速变得更加复杂。这个趋势将继续并且该频率差将最终在t＝T1536达到零，并且此时，该VCO较正时间将处于最大值Tmax 560。结果，来自VCO的信号112的频率将被继续较正，即使其已经到达与该基准信号110相同的频率并且该频率差为零。来自VCO的信号112的频率仍被较正因为该到达时间差不为零。
在time＝0，该两个输入信号同时到达但是具有不同的频率，以及现在对于第一次，在time＝T1536，该来自VCO的信号112的频率达到需要的同步频率，但是具有非零的到达时间差。该到达时间差在time＝T1536非零是由于发生在T0532至T1536之间的频率较正。在t＝T1536，消除频率差，但是没有消除到达时间差。结果，到达时间检测器104将在相同的方向继续推动该VCO，从而来自VCO的信号112的频率现在快于基准信号110的频率。到达时间检测器104将仅当该两个输入信号之间的到达时间差在time＝T2538越过零到达时间差点时改变推动该VCO的方向。
随着该来自VCO的信号112的频率被推得越来越高，在time＝T1536通过该第一频率同步点，该两个信号的频率差现在将增加越来越多，但是该到达时间差现在将越来越小，并且最终该到达时间差将在time＝T2538变为零。在time＝T2538这个点，如果该获取过程收敛，频率差f1540一定小于该初始频率差fn534。事实上，在time＝T2538，我们可以将其视为具有初始频率差f1540的新的获取循环的开始，并且f1540变成新的对于第二获取循环的固有频率。然后，整个同步过程可以重复进行并且每次该两个输入信号再次同时到达，该频率差将变得比先前的到达时间同步点的频率差小，并且开始一个新的获取循环，并最终，该两个信号在频率和到达时间均同步。如果在T0532后的第一同步循环的末端的两个信号之间的频率差f1540大于在T0532后的第一同步循环的开始的两个信号之间的频率差fn534，那么该频率差不收敛并且来自VCO的信号112将永远不能与基准信号110同步。结果，该获取过程可分为许多小的获取循环，其中每个仅持续每个获取循环的固有频率的周期的一半，并且每个获取循环由许多到达时间对比循环组成。
通常，到达时间锁定回路100的同步过程可分为两个阶段，循环滑移阶段542和获取/锁定阶段544，如图31所示。在我们开始分析这两个阶段之前，我们需要理解该到达时间锁定回路100的转换能力，以及其重要性。如早先所解释的，到达时间锁定回路100可控制的VCO的转换速率等于该到达时间锁定回路100的增益乘以VCO敏感度。并且该到达时间锁定回路100的增益G由该电荷泵输出电流Iout和该回路滤波器106的电容如下确定， G＝Iout/C方程10 该到达时间锁定回路100的VCO的转换速率546必须比在该到达时间检测器104的输入对该信号可能发生的最快的转换速率快，从而它是我们在设计该到达时间锁定回路100时需要满足的最重要的技术要求。在一些我们需要频繁地以及快速地切换频道应用中，像蜂窝电话，对VCO转换速率的技术要求是非常严格的。
如图11所示的从完美的数字到达时间检测器137或172到VCO的最终误差校正电压115的理想传输特性通过仅将该两个输入信号对比一个循环而获得。不幸地是，这并不是在多数应用中所发生的。在多数应用中，每个信号的到达沿将始终保持为即将到来的。结果从完美的数字到达时间检测器137或172到VCO的最终误差校正电压115的理想传输特性的到达时间差轴应当由较慢的输入信号的轴线限制，以及到VCO的最终误差校正电压115的理想传输特性变为如图32所示，此时假设来自VCO的信号112是较慢的信号。
尽管完美的数字到达时间检测器137或172在其可运行的到达时间差上没有限制，但是到完美的数字到达时间检测器137或172的两个输入信号的最大到达时间差仍由该较慢的信号限制。这与使用混频器作为模拟到达时间检测器是十分不同的，该模拟到达时间检测器中，该最大到达时间差由较快的信号的周期限制。结果，完美的数字到达时间检测器137或172可比该混频器产生更多用于该到达时间锁定回路100的增益。
如果我们采用从完美的数字到达时间检测器137或172到VCO的最终误差校正电压115的理想传输特性相对于该到达时间差的导数，如图32所示，我们将拥有使用完美的数字到达时间检测器137或172的到达时间锁定回路100的增益，如图33所示。如可预期的，该使用完美的数字到达时间检测器137或172的到达时间锁定回路100具有恒定的正的增益。非常明显为了在整个+/-1/(FVCO)548的到达时间差保持恒定的正增益，下面的方程必须满足， 1/(FVCO)＜(Vcc/2)*(C/Iout) 方程11 这个不等式方程限制用于使用完美的数字到达时间检测器137或172的到达时间锁定回路100的最大回路增益。这个不等式方程要求该较慢的输入信号的周期必须小于该理想的数字到达时间检测器137或172的线性范围的一半的极限。如果该较慢输入信号的周期比该极限长，如方程11所示，那么给回路的增益将变为零，并且该回路永远不能获取和锁定该基准信号110。方程11所告诉我们的是当如方程11所示该较慢的输入信号的周期比该极限长时，该理想的数字到达时间检测器137或172的输出将饱和并处于电源轨线，从而该到达时间锁定回路100不会提供任何增益以获取和锁定这些信号。所以该使用理想的数字到达时间检测器137或172的到达时间锁定回路100的回路增益限制在高端和低端。
回路增益的相同的限制也发生在使用其他数字到达时间检测器116的到达时间锁定回路100中，其具有如图23和28所示的特性。
如图31所示，假设该VCO的初始频率是远远低于该基准信号110的频率并且该来自VCO的信号112的频率由该到达时间检测器104泵升并且该来自VCO的信号112的频率以Δf/Δt546的速率向该基准信号110的频率增加。在该获取过程的开始，当该两个信号频率非常不同时，该获取过程处于循环-滑移阶段542。在该循环-滑移阶段542，出现许多差拍信号。当一个信号滑动经过另一个不同频率的信号时会产生差拍信号，并且在这两个信号的相位互相交叉的时候，产生该差拍信号。这两个信号当它们的相位交叉时在短暂的时刻实际上在到达时间是同步的，但是该两个信号很快就不同步。当来自VCO的信号112的频率比基准信号100的频率慢很多时，该基准信号110将比该来自VCO的信号112早到达该到达时间检测器104，从而该到达时间检测器104将主要发出H输出以加快来自VCO的信号112的频率。发给VCO 108的误差输出114的脉冲宽度将从来自VCO的信号112的周期的最大值变为0，并且当该差拍信号出现时，该误差输出114的脉冲可实际上在短暂时间内改变极性。在该循环-滑移阶段542中由差拍信号导致的到达时间校正的波峰(peak)570和波谷(valley)572的振幅不是常量。该到达时间校正的波峰570的振幅由该较慢的来自VCO的信号112的周期确定，其在该循环-滑移阶段542不断减少。而尽管该到达时间校正的大多数波谷572接近零，但有时它们会暂时滑移到负值侧。
循环滑移现象通常在获取过程中不是明显可以观测到的，直到两个频率在频率上逐渐接近并且该差拍信号的频率低。由于在每个校正周期内在循环滑移之间始终有净频率校正，因为在该循环-滑移阶段该到达时间检测器104始终发出激活全部正的输出校正，该循环滑移不会影响该回路获取该信号的能力。在循环滑移期间当两个信号暂时同步时该到达时间差相反极性的短暂时间可以减缓该获取过程，但是其影响通常是不明显的，因为其不会持续太长。
当该频率差大时，该循环-滑移仅在该同步过程的开始期间发生。该循环-滑移将继续发生直到当该频率差改变极性。一旦该频率差在time＝T1536改变极性，该同步过程进入获取/锁定阶段544。在这个阶段，该循环-滑移应当不会再发生并且该频率差和到达时间差的极性均始终在正和负之间跳动并且最后当该回路最终锁定时，该频率差和到达时间差将减到零。该获取/锁定阶段544通常持续比该循环-滑移阶段542长得多，并且在该获取/锁定阶段544过程中该到达时间锁定回路100的工作状况决定回路能够多快获取和锁定这些信号。
到达时间锁定回路100是否可以成功地和快速地获取该基准信号110并将VCO锁定至基准信号110由三个因素确定，回路的等待延迟时间，回路的传播延迟时间和VCO的转换速率。该回路的等待延迟时间表明该到达时间检测器能够多快响应该输入的改变的状态。该回路的传播延迟时间表明该回路能够多快从该到达时间检测器104将该误差输出信号114的响应发回该到达时间检测器104的输入。为了使该到达时间锁定回路100能够成功获取和锁定该基准信号110，该VCO 108必须能够以足够快的速率操纵以追踪在该到达时间检测器104输入的信号的频率移动。如前面所陈述的，该VCO的转换速率546由该回路增益乘以该VCO的灵敏度来确定，并且该回路增益由该来自电荷泵的电流输出除以该回路滤波器106的电容来确定。该回路滤波器106的电容必须以这种方式选择，其不仅足够大以防止不希望的到达时间对比的噪声到达该VCO，还要足够小以对来自该到达时间检测器104的变化的判定敏感。对于该到达时间锁定回路100的设计过程的目标完全是找出用于回路滤波器106的电容的最佳值。
该等待延迟时间和该传播延迟时间均为设备在接收到一个输入后产生一个输出所需要的延迟时间。该等待延迟时间和该传播延迟时间之间的差别主要是术语上的并且完全归因于该设备本身的特性。通常，如果一个设备只是传递一个输入信号至输出而不改变该信号的特性，那么这个设备所导致的延迟时间就称为传播延迟时间。否则，其称为等待延迟时间。例如，电缆，滤波器，简单的逻辑门或者放大器的延迟时间称为传播延迟时间。分频器的延迟时间称为等待延迟时间，因为输出信号的频率不同于该输入信号的频率。类似地，混频器，A/D转换器或到达时间检测器的延迟时间也称为等待延迟时间。
由于该等待延迟时间和传播延迟时间导致的延迟，在从到达时间检测器104发出一个校正至VCO 108后，到达时间检测器104有时候稍迟接收到来自该最后的校正的响应。结果，在该到达时间检测器的输入的来自该VCO的电流反馈信息会过时并且它可能如此过时以至于该到达时间检测器104做出错误的判定而在错误的方法向推该VCO。该等待延迟时间和传播延迟时间允许该VCO的频率进入错误的方向并且这两个时间应当尽可能的小。该等待延迟时间和传播延迟时间可导致该到达时间锁定回路100的增益改变极性，从而该到达时间锁定回路100不能获取和锁定这些信号或者该到达时间锁定回路100只是振荡。该等待延迟时间和传播延迟时间的和可总称为回路延迟时间。
到达时间锁定回路100的等待延迟时间等于该到达时间检测器104的等待延迟时间与该较慢的到达时间对比信号的周期的和。数字到达时间检测器116的等待延迟时间通常非常短，因为无论第一个信号何时到达数字到达时间检测器116可立即发出数字校正。该数字到达时间检测器116的等待延迟时间通常等于一个触发器和三个逻辑门的传播延迟时间的和。该模拟到达时间检测器的等待延迟时间甚至更短。该较慢的到达时间对比信号的周期决定一个新的信号能多快到达该到达时间检测器104的输入。结果，该较慢到达时间对比信号的周期通常是该到达时间锁定回路100的等待延迟时间的主要影响因素，尤其是当在该回路的反馈路径中使用分频器107，如图34所示。一个N路(divide-by-N)分频器107允许该到达时间锁定回路111以生成具有频率Fout 109的VCO输出信号，该频率等于该基准信号110频率的N倍。然而，该N路分频器107可在该回路延迟时间增加等于该VCO信号周期的N倍的等待延迟时间和由该分频器107的触发器导致的额外的传播延迟时间，因为该N路分频器107的输出将不会带有更新的来自该VCO的到达时间信息，直到至少N个VCO信号的循环通过该分频器107。
到达时间锁定回路100的传播延迟时间主要由该回路滤波器106的响应时间确定。因为该回路滤波器106也为误差输出信号114提供积分功能，该回路滤波器106的响应时间等于该误差输出信号114的持续时间。结果，该回路的最大传播延迟时间也等于该较慢的到达时间对比信号的周期。结果，该回路的等待延迟时间和传播延迟时间均由该较慢的到达时间对比信号的周期确定。该回路的传播延迟时间在当回路锁定时和当该回路不锁定时将不同。当该回路锁定时，该误差输出信号114的持续时间通常接近零，从而该回路的传播延迟时间非常短。当该回路不在锁定状态时，该误差输出信号114的持续时间可与该较慢的到达时间对比信号的周期一样长。所以，总的回路延迟时间可在该较慢的到达时间对比输入信号的一倍周期和两倍周期之间变化。
对于具有电容C 182的回路滤波器106，该回路滤波器106的时间常量等于C*Vcc/(2*Iout)，并且Vcc是到该到达时间检测器104的电荷泵输出驱动器的电源电压，以及IOUT是该电荷泵的电流输出。该回路滤波器的时间常量应当比该到达时间对比信号的周期大得多，为了使该回路滤波器变为用于该误差输出信号114的积分电路，并且同时，用于回路滤波器106的大的时间常数也可从该到达时间检测器104去除多余的数字噪声以防止该数字噪声变为对该VCO 108的相位噪声。但是不幸的是，用于回路滤波器106的大的时间常数也会增加该回路滤波器106的响应时间并减少回路增益。
一种加速或减少回路滤波器106响应时间而不影响该回路时间常数的简单方法是在回路电容C 182增加RC并联电路，并且将该RC并联电路的时间常数选择为大约是该回路滤波器106时间常数的10倍。图35显示了对步进输入响应的具有回路电容C 182的回路滤波器106的响应时间和具有额外的并联RC电路的回路滤波器106的响应时间。很明显，增加的并联电路可有效地将降低该回路滤波器106的响应时间，但是不幸的是，确实很难得出一个方程来计算来自该并联RC电路的响应时间准确的改进。设计该并联RC电路和回路滤波器106的最好的方法是使用模拟程序，如SPICE。为了设计该并联RC电路，重要的是维持该回路滤波器106同样的带宽，从而该C1183和C2186的和应当近似等于该单一RC回路滤波器的电容C 182。我们基本上将该单一RC回路滤波器的总的电容C 182分为两个不相等的电容并且增加一个与该较小电容串联的电阻。通过这样做，该回路滤波器106的带宽保持几乎相同，但是该串联RC电路的电阻R2188允许一些步进输入信号通过以加速该回路滤波器106的响应。我们不应当在较大的电容增加电阻，因为该回路滤波器106的带宽将变化过多。通过在该回路电容增加并联RC电路，该响应时间的改进并不显著，但是它是加速该回路滤波器106的响应时间最容易做的事情。非常重要的是在该回路滤波器106设计后检查该回路滤波器106的频率响应以确信响应时间的改进是真的而不是以带宽为代价。
设计工程师应当花更多的时间来研究用于该回路滤波器106的所有可能的设计并选择如高斯低通滤波器的滤波器，其不仅能有效地去除多余的数字信号，还能提供快速步进响应以改进该回路增益，而不是始终仅仅使用该单一RC低通滤波器。该单一RC低通滤波器容易使用但是距离理想的用于该到达时间锁定回路100的还是非常远。一个高斯低通滤波器，其提供与该单一RC低通滤波器相同的带宽，使用更小的回路电容，从而该高斯低通滤波器可产生对该回路更多的增益。
在使用具有双端电荷泵输出驱动器的PFD 132的传统的PLL中，从该电荷泵输出驱动器到该回路滤波器106的输出始终为恒定、不变的脉冲序列(pulses train)。这是因为到该PFD 132的两个输入信号将永远不会同时到达，从而避免该死区抖动问题。结果，一个由短的正脉冲和短的负脉冲组成的固定脉冲序列输出始终由该PFD 132生成并且其依赖于该回路滤波器106以去除该脉冲，从而这些脉冲将不会调制该VCO而产生对于VCO的相位噪声问题。因为该脉冲序列的短的正脉冲和短的负脉冲互相完全抵消，该正脉冲和负脉冲的时间周期持续时间总和变为该回路额外的等待延迟时间。
对于使用数字到达时间检测器116的到达时间锁定回路100，由于没有死区抖动问题，到该数字到达时间检测器116的两个输入信号将始终同时到达。结果，来自该数字到达时间检测器116的输出由随机相位噪声信号产生。来自该数字到达时间检测器116的输出信号的脉冲宽度完全依赖于系统中的脉冲噪声，还依赖于我们除该到达时间差之外增加在用于该电荷泵输出驱动器的最终激活信号147和144的额外的时间。非常明显的，我们增加在该最终激活信号147和144的额外时间应当仅足够克服该死区和该线性状态。电荷泵输出驱动器过多的激活时间只会产生更多对该VCO的噪声。也是十分明显的，该数字到达时间检测器116可产生更少的对于该VCO的相位噪声，因为来自该数字到达时间检测器116的最小脉冲宽度为零，而不是固定的常量脉冲序列。
由于该回路延迟时间，来自该数字到达时间检测器的输出的误差输出信号114的定时和在该数字到达时间检测器的输入的该来自VCO的信号112的定时利用一个偏移时间周期分开，该偏移时间周期等于该回路延迟时间。这个偏移时间周期是确定在该获取过程期间该回路将如何运转的最重要的因素。
该循环-滑移阶段542最后的差拍信号的频率也称为该到达时间锁定回路100的固有频率。这是因为如果到达时间锁定回路100不能在获取/锁定阶段544期间正确地衰减(damp)该循环-滑移阶段542最后的差拍信号，或者我们应当说如果到达时间锁定回路100不能在获取/锁定阶段544期间校正循环-滑移阶段542最后的差拍信号，那么循环-滑移阶段542的最后差拍信号可作为该回路的共振频率永远持续。该循环-滑移阶段542的最后差拍信号实际上是整个获取过程的开始。该到达时间锁定回路100在该循环-滑移阶段542的最后差拍信号的周期期间内的运行决定用于获取/锁定阶段544获取过程其余部分的到达时间锁定回路100的性能。
到达时间锁定回路100的获取过程，具有在该循环-滑移阶段542的最后差拍信号的周期期间内少于该最后差拍信号的回路延迟时间，如图36所示。在这个图中，在该到达时间检测器输入的该来自VCO的信号112假设发生在时间(T2-T3)，由于该回路延迟时间而迟于该到达时间检测器104的输出。结果，在最后差拍信号周期内的到该VCO的净频率校正比出现在如图31所示的没有回路延迟的理想的到达时间锁定回路100中的校正小得多。当没有回路延迟时间时，在开始于T0532并结束于T2538的最后差拍信号周期内的所有对于该VCO的到达时间校正是全部正的，这样在T2538的频率差f1540，比初始频率差fn534小得多。带有回路延迟时间，对该VCO的净频率校正在T0532和T2538之间的最后差拍信号的周期内更小，因为该到达时间检测器104在T2538和T3574的时间之间发出负的到达时间校正。如果在T2538和T3574的时间之间发送给该VCO的净负的频率校正比在T0532和T3574的时间之间发送给该VCO的净正的频率校正小得多，那么在该循环-滑移阶段542的最后差拍信号的周期末端的频率差f1540的量将仍小于fn534，并且该到达事件锁定回路100将最后仍能够获取和锁定这些信号，但是这个过程占用长得多的时间。由于在T2538的最后差拍信号末端的频率差现在为负，在T0532和T2538时间之间任何对该VCO的正的频率校正将帮助减少该频率差f1540并且帮助该回路“衰减该获取过程”。
如果该回路延迟时间增加如此多以至于T2-T3比该循环-滑移阶段542的最后差拍信号的周期的长，如图37所示，那么在T0532和T2538之间的该循环-滑移阶段542的最后差拍信号的周期期间内对该VCO的净频率校正将为负。所以在该最后差拍信号的末端的频率差f1540将比初始频率差fn534大，并且该回路永远不能获取和锁定这些信号，因为该频率差不收敛。非常明显，该回路延迟时间必须小于该循环-滑移阶段542的最后差拍信号的周期的，或者该到达时间锁定回路100固有频率fn534，如果想要该获取过程成功。
如果该回路延迟时间增加到T2-T3恰好等于该循环-滑移阶段542的最后差拍信号的周期的的点，那么在T0532和T2538之间最后差拍信号的周期期间内对该VCO的净频率校正为零，从而在该最后差拍信号的末端的频率差f1540恰好等于最后差拍信号的初始频率差fn534，并且该回路将以相同的速率永远振荡。
那么该循环-滑移阶段542的最后差拍信号的的频率可由下面的方程表示， f(t)＝fnCOS(ωnt)＝(ωn/2π)COS(ωnt) 方程12 以及该循环-滑移阶段542的最后差拍信号的振幅和频率等于该到达时间锁定回路100的固有频率fn534。在该获取过程的循环-滑移阶段542期间，该两个输入信号之间的频率差将随着该两个输入信号之间的频率差被该到达时间锁定回路100持续校正而变得越来越低。该循环-滑移阶段542的最后差拍信号的频率在该循环-滑移阶段542期间由该VCO频率被校正得多快来确定。该VCO校正的速率或速度，之前也称为VCO的转换速率546，确定该最后差拍信号的频率。因为该循环-滑移阶段542的最后差拍信号可永远继续，如果该到达时间锁定回路100不在该获取/锁定阶段544期间正确地衰减该循环-滑移阶段542的最后差拍信号，该循环-滑移阶段542的最后差拍信号的周期等于2π/ωn，从而ωn/2π534是该最后差拍信号的振幅和频率。
因为该基准信号的频率是固定的，该差拍信号频率变化完全是由该VCO频率变换生成的，所以，如果我们采用方程12与时间的导数，我们将获得用于该VCO转换速率的方程，如 方程13 并且我们需要确信该到达时间锁定回路100可产生足够的输出以支持该VCO最大转换速率，从而下面的方程必须满足。
方程14 其中，Iout是来自该到达时间检测器104的电荷泵输出电流，单位为安培，C是该回路滤波器的电容，单位为法拉，以及KVCO是该VCO的调谐灵敏度，单位为1/(sec*Volt)。在方程14中，我们已经导出与传统的反馈控制理论相同的关于ωn2的方程，而不使用传统反馈控制理论。在传统的反馈控制理论中，在方程14左侧的2π移至右侧，并且包括在该VCO灵敏度中，从而该VCO灵敏度定义为rad/(sec*Volt)。这是彻底错误的。该方程14应当读作上面在方程14中所写的。在右侧是该VCO转换速率546，是回路增益乘以该VCO灵敏度的乘积。在左侧，是该回路固有频率乘以该回路固有角频率，其表明该固有频率可以移动多快。
由于在该循环-滑移阶段542的最后差拍信号的周期的前一半期间对该VCO频率的频率校正等于在这个周期期间发送到该VCO的到达时间校正的总量。我们可以如下计算发送到该VCO的总的到达时间校正Tcorrection。
方程15 方程16 用于Tmax560的方程16可从在time＝T0532之后的该第二到达时间对比循环的开始的到达时间差得到，此时到达时间差如方程6所示为ΔT1＝2*π*ωn/(ωREF*ωVCO)。因为该到达时间差ΔT1也等于Tmax*SIN(ωn*2*π/ωVCO)并且ωVCO＞＞ωn，该Tmax近似等于1/ωREF。
其中，ωREF是该基准信号110的角频率，TD是该回路的传播延迟时间以及TL是该回路的等待延迟时间。那么该循环-滑移阶段的最后差拍信号的前半部循环中发生的总的到达时间校正等于 方程17 十分明显，对该VCO最大频率校正发生在该回路延迟时间为零时，以及当(TD+TL)*ωn小于π/2时频率校正仍然为正，从而为了能够获取并将该VCO锁定至该基准输入信号110，该回路的固有频率的周期必须长于该回路延迟时间的四倍。并且在该循环-滑移阶段542的最后差拍信号的前半部循环期间的发生的总的频率校正可通过将Tcorrection与该VCO转换速率相乘计算，并且其为 方程18 从方程18，我们可找出用于回路的最佳的固有频率，通过将该方程18的导数相对于该固有频率，并且使其为零，以及其为 COT(ωn(TD+TL))＝2*ωn(TD+TL) 方程19 方程19仅能用数字求解，并且该解法近似等于 ωn(TD+TL)＝1.076875 方程20 因此，该最佳的固有频率应当具有的周期为5.835*(TD+TL)并且该固有频率的周期必须至少是回路延迟时间(TD+TL)的四倍。
然后，设计在该反馈路径中具有分频器的到达时间锁定回路111的过程可总结如下， 1.确定该VCO的最小运行频率。
2.确定在该反馈路径中的分频器的最大分度(division)。
3.该到达时间对比信号的最慢的频率等于由该分频器的最大分度除以该VCO最小运行频率。
4.该最大回路延迟时间等于该最慢到达时间对比信号的周期的两倍。
5.该回路的固有频率必须具有比该最大回路延迟时间的四倍长的周期。考虑到器件的误差，我们可以选择回路的固有频率的周期是最大回路延迟时间的五倍。
6.从该回路的固有频率和该VCO灵敏度和该电荷泵输出电流容量，我们可以找出期望的回路电容。
7.我们可以增加一个并联RC电路或者使用一个高斯低通滤波器以减少该回路滤波器电容的大小以改进该回路增益。总之，该滤波器的带宽应该保持相同。
8.我们需要确信该回路的VCO的转换速率比该输入信号的转换速率高并且没有违反该方程11。
如果在反馈路径中没有分频器并且该到达时间对比信号的频率高，那么所有该触发器和到达时间检测器的等待延迟时间和传播延迟时间应当在步骤4中加入该最大回路延迟时间，并且将该较慢到达时间对比信号周期翻倍。
结论是，该到达时间锁定回路的设计从计算该最大回路延迟时间开始，其等于该最慢的到达时间对比信号周期的双倍，以及然后继续计算该回路的固有频率的周期，其等于最大回路延迟时间的四倍，并且当决定该回路滤波器的电容是结束。
反馈控制回路 在本公开中提出的分析该到达时间锁定回路的技术和方法也可应用于一般的反馈控制回路902。如图38所示的典型的反馈控制回路902包括三个模块，误差检测器900，正向模块908和反馈模块904。我们以前完全被教导典型的反馈控制回路系统902要求基准信号110和由反馈模块904生成的反馈信号906，并且该反馈控制系统的目标是在误差检测900的输出维持零误差输出114。结果，在用于该反馈控制回路902的传统分析中，基准信号110是反馈控制回路系统902的输入，而误差检测器900的误差输出信号114或者正向模块908的输出的最终误差校正输出115是该系统的输出。反馈控制系统的所有课本和所有理论基于这个前提而开发。然而，正如我们从这个公开中学到的，该反馈控制系统902的输入应当是基准信号110和反馈信号906之间的误差信号，而在该正向模块输出的最终误差校正输出115是我们应当研究的该反馈控制回路的实际输出。一旦我们得出该反馈控制回路的输出的传输特性，我们可以将该输出的导数与该输入的导数比较，并且容易得出该回路增益。仅通过这个方法，我们可清楚地看出该反馈控制回路如何运行。仅通过该反馈控制回路的输入和输出的定义，我们可计算该反馈控制回路的增益，通过将该输出的导数除以该输入的导数，并且该增益的结果是真正有意义的。并且该反馈控制回路的增益必须满足下面两个条件， 1.如果我们仅使用正逻辑以描述该回路的每个组件的功能的话，该反馈控制回路的增益必须在任何环境下是非负的。
2.该反馈控制回路的增益必须高于确定的最小值，以提供捕获能力。
对于第二序列(order)回路，其同时追踪两个独立的变量，如果我们将该回路的增益与反馈模块904的传输函数相乘，乘积结果就是该回路的转换能力，其等于该回路的固有频率乘以该回路的固有角频率。该回路的转换能力表明该回路有多敏捷。该回路的转换能力表明该回路有多强大。
对于第一序列回路，其仅追踪单一变量，如果我们将该回路的增益乘以反馈模块904的传输函数，乘积结果就是该回路的追踪能力，其表明该反馈信号906跟随基准信号110有多近。
在传统的反馈控制回路理论中，有两种在该回路的分析中使用的回路增益类型，开环增益和闭环增益。由于这两个术语实际上在物理世界没有太实际的意义，我们在这个公开中不使用它们。而是，我们仅仅定义正向模块908的最终误差校正输出作为反馈控制回路902的输出，以及该基准输入110和反馈信号906之间的误差信号作为该反馈控制回路902的输入。利用这两个定义，仅有一个用于该回路的增益，其等于该输出的导数比该输入的导数。当我们将该回路的增益与该反馈模块的传输特性相乘时，乘积结果在分析不同类型的反馈控制回路时具有不同的意义，如前面所说明的。
图41示出一个本发明的差分反馈回路。在该差分反馈回路中，该误差检测器900包括两个部分，差分模块901和增益模块903。差分模块901的输入是基准信号110和反馈信号906。该差分模块901的输出是差分输入信号113，其是该增益模块903的输入信号。该系统的输出是该最终误差校正电压115。
该基准输入信号110实际上并不是该反馈控制回路一部分，而该差分输出信号113是。该反馈控制回路从该误差检测器900开始，经过正向模块908，然后经过该反馈模块904回到该误差检测器900，以形成完全的回路。该基准信号110仅是该误差检测器900的一个分输入(branch input)，但不是该反馈控制回路的一部分。
可选实施例 用于该带有单端电荷泵输出的到达时间检测器的两个可选实施例如图39和40所示。用于仅使用该下沉电荷泵作为带有死区和线性状态的输出驱动器的到达时间检测器的示意图如图39所示，以及用于仅使用带有死区和线性状态的源电荷泵输出驱动器的到达时间检测器的示意图如图40所示。然后，这两个设计可组合变为使用带有死区和线性状态的平衡的双端电荷泵输出的到达时间检测器，如图22所示。如图39和40所示的这两个到达时间检测器的设计使用可能的最少的组件以形成带有单端电荷泵输出的到达时间检测器。
工业应用性 在消费电子领域，如PC，便携式电脑，打印机，数字照相机和蜂窝电话等，对带有最小频率抖动的稳定时钟有重要的要求。这些产品全部可以从这些发明中通过产生稳定的信号源获益，该信号源可通过设计保证没有死区抖动问题。
权利要求
1.一种到达时间锁定回路，包括
一个到达时间检测器，具有至少连个输入端和一个输出端；
一个回路滤波器，具有一个输入端和一个输出端，并且其中所述回路滤波器输入端与所述到达时间检测器的输出端连接；以及
一个压控振荡器(VCO)，具有一个输入端和一个输出端，其中所述VCO输入端与所述回路滤波器的输出端连接，所述VCO的所述输出端与所述到达时间检测器输入端中的一个相连接。
2.根据权利要求1所述的到达时间锁定回路，进一步包括输入到所述到达时间检测器的基准信号和输入到所述到达时间检测器的所述VCO的输出信号，以及来自所述到达时间检测器的误差输出信号。
3.根据权利要求2所述的到达时间锁定回路，其中，如果所述基准信号的到达时间领先所述VCO输出信号的到达时间，所述误差输出信号是正信号，并且所述VCO输出信号的频率响应所述正信号而增加。
4.根据权利要求3所述的到达时间锁定回路，其中如果所述基准信号的到达时间落后所述VCO输出信号的到达时间，所述误差输出信号是负信号，所述VCO输出信号的频率响应所述负信号而减小。
5.根据权利要求4所述的到达时间锁定回路，其中，由所述正信号得到的VCO输入信号的振幅与所述基准信号的到达时间领先于所述VCO输出信号的到达时间的时间差成正比。
6.根据权利要求5所述的到达时间锁定回路，其中，由所述负信号得到的VCO输入信号的振幅与所述基准信号的到达时间落后于所述VCO输出信号的到达时间的时间差成正比。
7.根据权利要求6所述的到达时间锁定回路，其中所述到达时间检测器包括一个常态的相位-频率检测器(PFD)，一个补充PFD，一个极性选择电路和一个电荷泵。
8.根据权利要求7所述的到达时间锁定回路，其中所述极性选择电路包括第一AND门，第二AND门，第一OR门和第二OR门，以及其中所述电荷泵是包括源电荷泵和下沉电荷泵的双端电荷泵。
9.根据权利要求8所述的到达时间锁定回路，其中，所述常态的PFD的输出端与所述第一AND门的输入端连接，所述补充PFD的输出端与所述第一OR门的输入端连接，所述第二AND门的输出端与所述源电荷泵的激活端连接，以及所述第二OR门的输出端与所述下沉电荷泵的激活端连接。
10.根据权利要求7所述的到达时间锁定回路，其中，所述极性选择电路包括一个AND门和一个OR门，以及其中所述电荷泵是双端电荷泵，包括一个源电荷泵和一个下沉电荷泵(这是图22)。
11.根据权利要求10所述的到达时间锁定回路，其中所述常态的PFD的输出端与所述AND门的输入端连接，所述补充PFD的输出端与所述OR门的输入端连接，所述AND门的输出端与所述源电荷泵的激活端连接，以及所述OR门的输出端与所述下沉电荷泵的激活端连接。
12.根据权利要求8所述的到达时间锁定回路，其中，所述常态的PFD的输出端与所述第一AND门的输入端连接，所述补充PFD的输出端与所述第一OR门的输入端连接，所述第二AND门的输出端与所述源电荷泵的激活端通过第一缩减器(reduces)连接，以及所述第二OR门的输出端与所述下沉电荷泵的激活端通过第二缩减器连接。
13.根据权利要求1所述的到达时间锁定回路，进一步包括分频器，并且其中所述VCO的输出端与所述分频器的输入端连接，并且所述分频器的输出端与所述到达时间检测器的输入端连接。
14.根据权利要求13所述的到达时间锁定回路，其中所述分频器是N路分频器。
15.根据权利要求7所述的到达时间锁定回路，其中所述极性选择电路包括一个OR门，并且其中所述电荷泵是包括下沉电荷泵的单端电荷泵。
16.根据权利要求15所述的到达时间锁定回路，其中所述常态的PFD的输出端与所述OR门的第一输入端连接，所述补充PFD的输出端与所述OR门的第二输入端连接，以及所述OR门的输出端与所述下沉电荷泵的激活端连接。
17.根据权利要求7所述的到达时间锁定回路，其中所述极性选择电路包括AND门，以及其中所述电荷泵是单端电荷泵，包括源电荷泵。
18.根据权利要求17所述的到达时间锁定回路，其中，所述常态的PFD的输出端与所述AND门的第一输入端连接，所述补充PFD的输出端与所述AND门的第二输入端连接，以及所述AND门的输出端与所述源电荷泵的激活端连接。
19.根据权利要求1所述的到达时间锁定回路，具有固有频率和总的回路延迟时间，所述固有频率包括循环-滑移阶段的差拍信号，所述总的回路延迟时间包括所述到达时间锁定回路的等待延迟时间和所述到达时间锁定回路的传播等待时间的总和，以及其中所述固有频率的周期至少是所述总回路延迟的四倍。
20.一种反馈控制回路，具有误差检测器，正向单元和反馈单元，其中所述反馈控制回路的输入包括基准信号和来自所述反馈单元的信号之间的差，所述反馈控制回路的输出包括所述正向单元的输出，以及其中所述反馈控制回路的增益包括所述输出相对于所述输入的导数。
全文摘要
这个发明公开介绍了电路、系统和方法，以从基准信号源产生稳定的信号。这些新的发明远好于当前的技术，以提供具有更少相位噪声的稳定信号。这个新的发明也提供新的方法，以分析该反馈控制回路而不使用传统反馈控制理论。
文档编号H03L7/00GK101213750SQ200680024439
公开日2008年7月2日 申请日期2006年5月4日 优先权日2005年5月6日
发明者文·T·林 申请人:吉斯通半导体有限公司