采样电路的制作方法

专利名称：采样电路的制作方法
技术领域：
本发明涉及AD变换器或者DA变换器的采样电路。
技术背景当解析从AD变换器或者DA变换器输出的波形的情况下，如果不除 去包含在波形中的噪声，则不能进行正确的解析。作为噪声的发生源， 有从器件的电源和GND混入的噪声、LSI测试器和测量机器自身具有的 噪声等。为了除去噪声，有对模拟信号使用低通滤波器，对数字信号使用滤波 器进行滤波处理的方法。但是在这些方法中，需要与AD变换器或者DA 变换器相配合地选择适当的低通滤波器和滤波器。此外，当在l^Ht号 线上对多个AD变换器或者DA变换器的输出进行转换并输出的情况下， 也必须准备多个低通滤波器和滤波器，存在电路变得复杂的问题。作为噪声除去的另一个方法，有对釆样数据进行平均化的方法。该方 法通过对采样数据进行平均化，包含在采样后的数据中的随机噪声被抵 消，能够取得精度好的波形数据。此外，因为能够将上述的低通滤波器 和滤波器等的噪声降低用的噪声除去电路减小或者设置为最小限度，所 以具有能够简化解析中所需要的电路或者装置，提高解析装置全体的可 靠性，并且能够使成本减小的优点。用图13说明该以往的采用平均化的噪声除去方法。在图13所示的以往的噪声除去方法中，让同一波形数据多次输出， 进行采样。例如，如图13 (a)所示，将4个循环量的数字数据输入到采样电路， 如图13(b)所示，以1/n循环为单位进行l次的采样。而后，针对同一 相位采样点进行相加，作为1个循环量的数据存储在存储器中。即，将对数据&， a,'， ai"， a,相加后得到的数据作为第l相位采样数据存储， 将数据a2, a2，， a2"， 32，，，相加后得到的数据作为第2相位采样数据存 储，...，将数据an， a ，， an，，， 3 ，"相加后得到的数据作为第n相位采样 数据存储。而后，在4个循环量的数字数据的采样全部完成后，对与各 输入数据对应的采样数据的每个进行软平均化。由此，能够得到4个循 环量的经过了平均化的数字数据。此外作为采用其他的平均化的噪声除去的方法，还有多次输入同一波 形数据，对在各波形数据中釆样的定时相同的输出数据进行加法计算并 存储在存储器中，通过在采样完成后使用计算器输出算术平均，在采样 时进行在平均化处理中加法输出处理的部分，来减小计算时间的方法(例 如，参照专利文献l)。专利文献1:特开平1-156682号公报(第8页，图3 )发明内容但是，在采用以往的平均化的除去噪声的方法中，如果采样数增加， 则用于存储采样数据的数字存储器的需要容量也增大，结果，检查设备 的价格变得昂贵，存在检查成本增大的课题。此外，在将采样数据存储在存储器中时，因为需要用于发生采样点地 址的地址发生器，所以存在不能充分抑制电路规才莫，不能实现低成本的 检查设备的问题。此外，因为需要在采样结束后进行平均化等的计算处理，所以由于在 该计算处理中花费的时间的原因，检查时间拉长，其结果，存在检查成 本增大的问题。因而，本发明就是为了消除上述问题点而提出的，其目的在于提供一 种能够降低检查成本的AD变换器或者DA变换器中的采样电路。为了解决上述课题，本发明的技术方案1所述的采样电路其特征在 于，具备将从被测定器件输出的数字数据作为输入，以一定周期釆样 该数字数据的采样部件；对由上述采样部件所采样出的数字数据针对同 一输入代码按照规定的相加个数进行加法计算，并依次输出该加法值的加法输出部件；将由上述加法输出部件进行的加法输出处理控制成和由 上述采样部件进行的采样处理并行地进行的控制部件。由此，因为可以并行地进行采用采样部件进行的采样处理、采用加法 输出部件进行的加法输出处理，所以能够进一步减小检查时间，此外， 因为直到在采样处理结束为止不需要安装用于存储釆样数据的容量大的 存储器，所以能够实现将电路规模抑制为所需要最小限度的低成本的检 查设备。此外，本发明的技术方案2的釆样电路，其特征在于在技术方案l 所述的采样电路中，上述控制部件具有对于由上述加法输出部件针对 同一输入代码进行加法计算的上述数字数据的相加个数，针对各输入代 码单独地进行设定的相加个数设定部件。由此，当检查AD变换器的非线性误差等情况下，在从AD变换器输 出的数字数据中，对于容易受到噪声影响的输入信号增加釆样次数从而 能够提高噪声除去精度，对于难以受到噪声影响的输入信号因为能够减 小釆样次数，所以在检查被测定器件时，通过调整采样次数，能够使检 查精度以及检查成本高效率化。此外，本发明的技术方案3所述的采样电路其特征在于在技术方案 1所述的采样电路中，具备存储从上述加法输出部件输出的上述加法值件:上述控制部S具有对存储在上述数^存储部件中的加法值的上述读出个数进行设定的输出数据个数设定部件，并且，上述控制部件对将上 述加法值存储在上述数据存储部件中的定时以及从上述数据存储部件中 读出上#法值的定时进行控制。由此，在上述采样电路外部上即使不具备用于存储经过平均化的采样 数据的存储器，也能够进行检查。此外，本发明的技术方案4的采样电路，其特征在于在权利要求l 所述的采样电路中，上述加法输出部件由单个或者多个加法电路组成， 其中该加法电路对于其输入数据分别按照规定的相加个数进行加法计 算，并输出该加法值，上述控制部件具有对由上述单个加法电路或者多个加法电路中的各加法电路进行加法计算的上述输入数据的相加个数进 行设定的相加个数设定部件，并且，上述控制部件将由上述单个加法电 路或者多个加法电路中的各加法电路进行的加法输出处理控制成和由上 述采样部件进行的采样处理并行地进行。由此，因为还能够应对加法数据量大的情况，所以例如，通过组合数 据容量虽小但可以高速进行数据处理的加法电路、数据处理虽低速但数 据容量大的加法电路，能够效率更好地进行数据处理。此外，本发明的技术方案5所述的釆样电路其特征在于在技术方案 3所述的采样电路中，具备根据预先设定的任意的算法而计算从上述数 据存储部件按照规定的读出个数所读出的上#法值，并输出计算结果 的计算部件，上述控制部件对由上述计算部件进行的计算定时以及计算 结果的输出定时进行控制。由此，即使在釆样电路外部不具备配备有用于存储经过平均化的釆样 数据的存储器和计算功能的电路，也能够进行规定的检查，此外，当在 采样电路外部具备计算部件的情况下，在采样电路内部的计算部件比起外部的计算部件能够执行高速的计算处理时，如果优先使用采样电路内 的计算部件，则能够缩短计算时间，其结果，能够缩短检查时间。此外，本发明的技术方案6的釆样电路其特征在于在技术方案5所 述的采样电路中，具备用规定的判定基准来判定从上述计算部件输出的 计算结果并输出该判定结果的判定部件，上述控制部件对由上述判定部 件进行的判定的定时以及判定结果的输出定时进行控制。由此，在本采样电路内，因为能够进行输入信号的采样、计算、直至 判定的一连串的处理，所以即使在不具备平均化部件、计算部件以及判 定部件的检查装置中，也能够进行AD变换器的非线性误差等的检查。此外，本发明的技术方案7所述的采样电路其特征在于在技术方案 1所述的釆样电路中，具备将从被测定器件输出的模拟数据变换为数字 数据并输出到上述釆样部件的数字变换部件，上述控制部件对由上述数 字变换部件进行的变换定时以及动态范围进行控制。由此，在本采样电路内，因为能够进行AD变换、采样、计算、直至判定的一连串的处理，所以即使在不具备采样部件、计算部件以及判定部件的检查装置中，也能够进行DA变换器的非线性误差等的检查。此外，本发明的技术方案8的采样电路，其特征在于具备将从被测 定器件输出的1个循环量的数字数据作为输入，以一定周期采样该数字 数据的采样部件；对由上述采样部件采样出的数字数据针对同一输入代 码按照规定的相加个数进行加法计算，并依次输出该加法值的加法输出 部件；用规定的除数除从上#法输出部件输出的加法值的各个，并输 出该除法值的除法输出部件，上述控制部件将由上1|>法输出部件进行由上述采样部件进行的釆样处理并行地进行。由此，因为不需要进行多个循环的数字数据的采样，所以能够减小检 查时间，此外，因为可以并行地进行采用采样部件进行的采样和釆用加所;能够进一步减小检查时间，进而:因为i到采样结束为止不需要安装用于存储采样数据的容量大的存储器，所以能够实现将电路,抑制 为需要的最小限度的低成本的检查设备。此外，本发明的技术方案9的采样电路其特征在于在技术方案8所 述的采样电路中，上述控制部件具有对于由上述加法输出部件针对同 一输入代码进行加法计算的上述数字数据的相加个数，针对各输入代码 单独地进行设定的相加个数设定部件；根据由上述相加个数设定部件设 定的相加个数，对上述除数针对各输入数据单独地进行设定的除数设定 部件，由此，当检查AD变换器的非线性误差等的情况下，在从AD变换器 输出的数字数据中，因为能够对于容易受噪声影响的输入信号增加采样 次数提高噪声除去精度，对于难以受到噪声影响的输入信号减小采样次 数，所以即使在检查被测定器件时，也能够通过进行釆样次数的调整， 将检查精度和检查成本高效率化。此外，本发明的技术方案10的釆样电路，其特征在于在技术方案8 所述的采样电路中，具备存储从上述除法输出部件输出的上述除法值并将该除法值按照规定的读出个数在任意的定时进行输出的数据存储部 件，上述控制部件具有对存储在上述数据存储部件中的除法值的上述读 出个数进行设定的输出数据个数设定部件，并且，上述控制部件对将上据存储部件中读出的定时进行:制。 '''^ '由此，在采样电路外部即使不具备用于存储经过平均化的采样数据的 存储器，也能够进行规定的检查，此外因为只将经过平均化的结果存储 在数据存储部件中，所以能够大幅度减小所需要的存储器容量。此外，本发明的技术方案11所述的釆样电路其特征在于在技术方 案8所述的采样电路中，上述加法输出部件由单个或者多个加法电路组 成，其中上述加法电路对其输入数据分别按照规定的相加个数进行加法 计算，并输出该加法值，上述控制部件具有对由上述单个加法电路或 者多个加法电路中的各加法电路进行加法计算的上述输入数据的相加个 数进行设定的相加个数设定部件；根据由上述相加个数设定部件所设定 的相加个数，对上述除数针对各输入数据单独地进行设定的除数设定部 件，并且，上述控制部件将由上述单个加法电路或者多个加法电路中的理控制成和由上述采样部件进行的采样处理并行地进行。由此，也能够应对加法计算数据量大的情况，例如通过组合数据容量 虽小但能够高速地处理数据的加法电路、和数据处理虽然低速但数据容 量大的加法电路，能够更有效率地进行数据处理。此外，本发明的技术方案12的采样电路其特征在于在技术方案IO 所述的采样电路中，具备根据预先设定的任意的算法而计算从上述数据 存储部件按照规定的读出个数所读出的上述除法值，并输出计算结果的 计算部件，上述控制部件对由上述计算部件进行的计算定时以及计算结果的输出定时进行控制。由此，在采样电路外部即使不具备用于存储经过平均化的采样数据的 存储器和配备了计算功能的电路，也能够进行规定的检查，此外，当在 采样电路外部具备计算部件的情况下，在采样电路内部的计算部件比起外部的计算部件能够执行高速的计算处理时，如果优先使用采样电路内 的计算部件，则能够缩短计算时间，其结果，能够缩短检查时间。
此外，本发明的技术方案13的采样电路其特征在于在技术方案12 所述的采样电路中，具备用规定的判定基准来判定从上述计算部件输出 的计算结果并输出该判定结果的判定部件，上述控制部件对由上述判定 部件进行的判定定时以及判定结果的输出定时进行控制。
由此，在本采样电路内，因为能够进行输入信号的采样、计算、直至 判定的一连串的处理，所以即使在不具备平均化部件、计算部件以及判 定部件的检查装置中，也能够进行AD变换器的非线性误差等的检查。
此外，本发明的技术方案14的釆样电路其特征在于在技术方案8 所述的采样电路中，具备将从被测定器件输出的模拟数据变换为数字 数据并输出到上述采样部件的数字变换部件，上述控制部件对由上述数 字变换部件进行的变换定时以及动态范围进行控制。
由此，在本采样电路内，因为能够进行AD变换、采样、计算、直至 判定的一连串的处理，所以即使在不具备采样部件、计算部件以及判定 部件的检查装置中，也能够进行DA变换器的非线性误差等的检查。
如果采用本发明的采样电路，则在AD变换器或者DA变换器的非线 性误差等的检查中，因为并行地进行以一定周期采样已输入的1个循环 量的数字数据的处理、针对同一输入代码对上述被采样出的数字数据进 行加法计算并依次输出的处理，所以能够减少计算时间，能够大幅度减 小检查时间。
此外，如果采用本发明的采样电路，因为不是针对同一输入代码将采 样数据直接存储在数据存储部件中，而只存储经过平均化的结果，所以 能够大幅度减小为了存储釆样数据所需要的存储器容量。


图1是表示釆用本发明的实施方式1的AD变换器或者DA变换器中 的采样电路的结构的图。
图2是表示在上述实施方式1中的采样方式的图。图3是表示采用本发明的实施方式2的AD变换器或者DA变换器中 的釆样电路的结构的图。
图4是表示在上述实施方式2中的采样方式的图。
图5是表示采用本发明的实施方式3的AD变换器或者DA变换器中 的釆样电路的结构的图。
图6是表示在上述实施方式3中的采样方式的图。
图7是表示釆用本发明的实施方式4的AD变换器或者DA变换器中 的釆样电路的结构的图。
图8是表示釆用本发明的实施方式5的AD变换器或者DA变换器中 的采样电路的结构的图。
图9是表示采用本发明的实施方式6的AD变换器或者DA变换器中 的采样电路的结构的图。
图10是表示采用本发明的实施方式7的AD变换器或者DA变换器 中的采样电路的结构的图。
图11是表示上述实施方式2的采样电路的其他的结构例子的图。
图12是表示在图ll所示的采样电路中的采样方式的图。
图13是用于说明以往的采样方式的图。
符号说明
10、 20、 21、 30、 40、 50、 60、 70:采样电路 11:控制逻辑部 12:锁存电路
13、 14、 23、 24:加法寄存器
15:除法器
16:数字存储器
17:计算器
18:判定器
19: AD变换器具体实施方式
(实施方式1 )
以下，参照

采用本发明的实施方式l的采样电路。
图1是表示本实施方式1的AD变换器或者DA变换器中的采样电路 IO的结构的图。
本实施方式1的采样电路10具备控制逻辑部(控制部件)11、锁 存电路(构成采样部件)12以;Oa法输出部件13a。
锁存电路12将从被测定器件输出的1个循环量的数字信号Sl作为输 入，以一定周期对该数字信号S1进行采样。
加法输出部件13a由加法寄存器(加法电路)13组成，将利用锁存电 路12采样得到的数字数据，针对同一输入代码按照规定的相加个数进行 加法计算，依次输出该加法值。控制逻辑部11具有相加个数设定部件(未图示)，用于设定用加法寄 存器13针对同一输入代码进行加法计算的数字数据的相加个数，将采用 加法寄存器13进行的加法输出处理控制成和采用锁存电路12进行的采 样处理并行进行。
以下，说明本实施方式1的采样电路10的动作。
图2表示用于说明本实施方式1的采样方式的图。
如图2 (a)所示，将从被测定器件输出的1个循环量的数字信号Sl 输入到锁存电路12。在锁存电路12中，对已输入的数字信号Sl如图2 (b)所示，进行一定周期的采样。在图2 (b)中，将被采样出的数字 数据设置成a!， a2， a3， a4，…，an.2， an_!， an。此夕卜，采样数据a" a2， a3， 34表示是同样代码的数据，釆样数据as， a6， a7, as表示是同样代码 的数据，an.3， an.2， a^， a。表示是同样代码的数据。
被采样出的数字数据被输入给加法寄存器13。在加法寄存器13中， 将在锁存电路12中经过采样的数字数据针对同 一输入代码各按照4个数 据进行加法计算，依次输出该加法值。在图2 (c)中，用Xp X2,...， Xm表示vWa法寄存器13输出的加法值。采样数据a广an和加法值X广Xm 的关系是a!+a2+a3+a4-Xi ， a5+a6+a7+a8=X2 ，…，an.3 + an-2 + an_i + an=Xm。该加法值变成从釆样电路10输出的数字信号S2。即，在釆样电路10整 体中，将对于被采样出的数字数据针对同一输入代码按照规定的相加个 数进行加法计算而得到的加法值依次进行输出。
处理和采用加法输出部件l;a进行的加法输出处理并行地进行。'具体地 说，控制成将采用加法寄存器13进行的4个釆样数据a" a2, a3， 84的 加法输出处理和采用锁存电路12进行的下一个采样处理、即后续的a5， a6, a7， as的采样处理并行地进行。
在这种实施方式1的釆样电路10中，通过具备了以一定周期对从被 测定器件输入的1个循环量的数字信号SI进行釆样的锁存电路12;将 被采样出的数字数据针对同一输入代码按照4个数据进行加法计算，依 次输出该加法值的加法寄存器13;将采用加法寄存器13进行的加法输出
11，从而因为不需要如以往那样在等待釆样处理的结束后进行加法输出 处理，所以能够大幅度地减小检查时间。此外，在以往中，直到进行加 法输出处理为止需要用于存储采样数据的数据容量大的存储器，但在本 实施方式l的采样电路中，因为不需要安装那样的存储器，所以能够将 电路,抑制为必要最小限度，能够用低成本实现检查设备。
而且，在本实施方式l中，由加法寄存器13进行加法计算的采样数 据的相加个数针对同一输入代码为4个数据，但也可以使用控制逻辑部 11内的相加个数设定部件，针对各输入代码的每个独立地设定上述相加 个数。
例如，当检查AD变换器的非线性误差的情况下，在从AD变换器输 出的数字数据中，对于容易受噪声的影响的输入信号通过增加采样次数， 能够增加平均化的分母数，提高噪声除去精度。另一方面，对于预先知 道难以受到噪声影响的输入信号，通过减少采样次数，能够以必要最小 限度的采样次数进行噪声除去。这样，在检查被测定器件时，可以进行 釆样次数的调整，能够使检查精度以及检查成本高效率化。 (实施方式2)以下，参照

本发明的实施方式2的采样电路。
图3是表示采用本实施方式2的AD变换器或者DA变换器中的采样
电路20的结构的图。在图3中，对于和图l相同的构成要素标注相同符号。
本实施方式2的采样电路20具备控制逻辑部11、锁存电路12以;5LiP 法输出部件13b。
加法输出部件13b由对其输入数据分别M定的相加个数进行加法 计算，并输出该加法值的2个加法电路，即加法寄存器13和加法寄存器 14组成。
加法寄存器14将从加法寄存器13输入的加法值分别皿定的相加个 数进行加法计算，并输出该加法值。
而且，控制逻辑部11具有设定各加法寄存器13、 14进行加法计算的 该^^目加个数的相加个数设定部件(未图示)，将采用加法寄存器13进 行的加法输出处理以及采用加法寄存器14进行的加法输出处理控制成和 釆用锁存电路12进行的采样处理并行地进行。
在本实施方式2中，第1级的加法寄存器13虽然数据容量小，但能 够高速地进行数据处理，第2级的加法寄存器14虽然数据处理速度低， 但数据容量大。
以下，说明本实施方式2的采样电路20的动作。
图4表示用于说明本实施方式2中的采样方式的图。
如图4 (a)所示，将从被测定器件输出的1个循环量的数字信号Sl 输入到锁存电路12。在锁存电路12中，将所输入的数字信号Sl如图4 (b)所示那样，以一定周期进行釆样。在图4 (b)中，将采样出的数 字数据设为a" a2， a3， a4，…，an.2， an." an。此外，采样数据a" a2， a3， 34表示是相同代码的数据，采样数据as， a6, a7， as表示是相同代码 的数据，an.3、 an_2、 a^、 3 表示是相同代码的数据。
经过采样得到的数据被输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中采样出的数字数据针对同 一输入代码按照2个数据进 行加法计算，并依次输出该加法值。在图4(e)中，用Xi， X2， ...， Xm表示从第1级的加法寄存器13输出的加法值。采样数据ar^和加法值 X广Xm的关系是a!+a产X" a3+a4=X2，…，a^+aw-Xn^, a^+an-Xm。将从加法寄存器13输出的加法值输入到加法寄存器14。在加法寄存 器14中，将从加法寄存器13输出的加法值针对同一输入代码按照2个 数据进行加法加算，并依次输出该加法值。在图4中，用Y" Y2，...， Ym/2表示从第2级的加法寄存器14输出的加法值。从第1级的加法寄存 器13输出的加法值X广Xm和从第2级的加法寄存器14输出的加法值Y广Ym/2的关系是X!+XfY,， X3+X4=Y2，…，Xm-rKXm-Ym/2。从该加法寄存器14输出的加法值变成从釆样电路20输出的数字信号S3。即，在 采样电路20整体中，依次输出将采样得到的数字数据针对同一输入代码 按照4个数据进行加法计算得到的加法值。理并行地进行釆用加法输出部件13b进行的加法输出处理。具体地说， 控制成将采用加法寄存器13进行的采样数据^和釆样数据32的加法输 出处理、采用加法寄存器13进行的釆样数据a3和采样数据34的加法输 出处理、采用加法寄存器14进行的加法值&和加法值X2的加法输出处 理，与采用锁存电路12进行的后续的a5， a6， a7， 38的采样处理并行地 进行。在这样的本实施方式2的采样电路20中，通过具备以一定周期采样 从被测定器件输入的1个循环量的数字信号Sl的锁存电路12;将被采 样出的数字数据针对同一输入代码按照2个数据进行加法计算，并依次 输出该加法值的加法寄存器13;将从加法寄存器13输出的加法值针对同 一输入代码按照2个数据进行加法计算，并依次输出该加法值的加法寄 存器14;将采用加法寄存器13进行的加法输出处理和采用加法寄存器 14进行的加法输出处理控制成和采用锁存电路12进行的采样处理并行 地进行的控制逻辑部11，从而因为不需要如以往那样等待釆样处理的结 束后进行加法输出处理，所以能够大幅度减小检查时间。此外，在以往， 直到进行加法输出处理为止需要用于存储采样数据的数据容量大的存储 器，而在本实施方式2的采样电路中，因为不需要安装那样的存储器，所以能够将电路，抑制为必要最小限度，能够以低成本实现检查设备，此外，在本实施方式2中，因为组合了数据容量虽小但高速地进行处 理数据的加法寄存器13、数据处理虽低速但数据容量大的加法寄存器14， 所以能够更高效率地进行数据处理，即使在加法计算数据量大的情况下 也能够应对。而且，在本实施方式2中，用加法寄存器13进行加法计算的采样数 据的相加个数对于每个同一输入代码为4个数据，而也可以用控制逻辑 部11内的相加个数设定部件对各输入代码独立地设定上述相加个数，用 除数设定部件根据用上述相加个数设定部件设定的各相加个数，针对各 输入数据独立地设定除数。这种情况下，可以进行釆样次数的调整，能 够使检查精度以及检查成本高效率化。此外，在本实施方式2中，虽然表示了加法输出部件13为2级结构 的情况，但它也可以是3级以上的结构。此外，在本实施方式2中，表示了加法输出部件13b是串联连接2级 的加法寄存器13、 14而成的情况，但也可以是并列连接而成。在此，说明并列连接2级的加法寄存器构成加法输出部件时的采样电 路。在图11中表示上述实施方式2的其他的结构例子的采样电路。图11所示的采样电路21具备控制逻辑11、锁存电路12以及并列连 接2级的加法寄存器23、 24而成的加法输出部件13c。图12表示该采样电路21的采样方式。如果将图12 (a)所示的数字信号S1输入到釆样电路21，则如图12 (b)所示，用锁存电路2针对同一输入代码按照2个数据进行采样，该 采样数据ai~an中按照2个数据交替地输入到加法寄存器23、 24中。即， 将采样数据an a2输入到加法寄存器23,将接着的采样数据33， 34输入 到加法寄存器24，将接着的采样数据as， a6输入到加法寄存器23，进而 后续的采样数据a广an也同样地按照2个数据交替地输入到加法寄存器 23， 24中。而后，针对同一输入数据被输入到各加法寄存器23、 24的采样数据 如图12 (c)、图12 (d)所示，用各加法寄存器23、 24分别进行加法计算，加法寄存器23的输出X广Xm和加法寄存器24的输出Y广Ym交* 为数字信号S10被输出。这样，即使在并联连接2级的加法寄存器而构成加法输出部件的情况 下，因为不需要如以往那样等待采样处理的结束后再进行加法输出处理， 所以能够大幅度减小检查时间。此外，以往，直到进行加法输出处理为 止需要用于存储采样数据的数据容量大的存储器，但在本采样电路21中， 因为不需要安装那样的存储器，所以能够将电路皿抑制到必要最小限 度，能够以低成本实现检查设备。 (实施方式3)以下，参照

本发明的实施方式3的采样电路。图5是表示釆用本实施方式3的采样电路30的结构的图。在图5中， 对于和图l相同的构成要素标注相同符号。本实施方式3的采样电路30具备控制逻辑部11、锁存电路12、加法 输出部件13a以及除法器(除法输出部件)15。此外，加法输出部件13a 用加法寄存器13组成。除法器15分别用规定的除数除从加法寄存器13输入的加法值，输出 该除法值。而且，控制逻辑部11具有设定用加法寄存器13针对同一输入代码进 行加法计算的数字数据的相加个数的相加个数设定部件(未图示)；根据 用该相加个数设定部件设定的相加个数，设定除法器15在除法处理中使 用的除数的除数设定部件(未图示)，将采用加法寄存器13进行的加法 输出处理以及釆用除法器15进行的除法输出处理控制成和采用锁存电路 12进行的采样处理并行地进行。接着，说明采用本实施方式3的采样电路30的动作。 图6表示用于说明本实施方式3中的采样方式的图。 如图6 (a)所示，从被测定器件输出的1个循环量的数字信号S1被 输入到锁存电路12。在锁存电路12中，将输入的数字信号Sl如图6( b ) 所示那样以一定周期进行采样。在图6(b)中，将釆样出的数字数据假 i殳为^， a2， a3， a4，， an—2， an." ano》匕夕卜,采样数据a,， a2, a3，a4表示是相同代码的数据，釆样数据as, a6， a7， 38表示是相同代码的数据， 表示是相同代码的数据。将被采样出的数字数据输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中采样出的数字数据针对同 一输入代码按照4个数据进 行加法计算，并依次输出该加法值。在图6(c)中，用Xp X2， ...， Xm 表示从加法寄存器13输出的加法值。采样数据ai a 和加法值X广Xm的 关系是a!+a2十a3+a4=X" a5+a6+a7+a8=X2，…，an.3+an.2+an.ri"an-Xm。将加法寄存器13的输出数据输入到除法器15。在除法器15中，用规 定的除数，在此用"4"除从加法寄存器13输出的加法值，并输出该除法 值。在图6(d)中，用Z2，…，Zm表示从除法器15输出的除法值。 加法值X广Xm和除法值Z广Zm的关系是X!/4-Z" X2/4=Z2， ...，Xm/4=Zm。 从该除法器15输出的除法值成为从采样电路30输出的数字信号S4。即， 在采样电路30整体中，输出针对同 一输入代码将被釆样出的数字数据进 行平均化后的值。上述的处理用控制逻辑部11控制成并行地进行采用锁存电路12进行 的采样处理、采用加法输出部件13a进行的加法输出处理、采用除法器 15进行的除法输出处理。具体地说，将采用加法寄存器13进行的4个釆 样数据a" a2， a3， 84的加法输出处理、采用除法器15进行的加法值& 的除法输出处理控制成和采用锁存电路12进行的后续的a5、 a6、 a7、 a8 的采样处理并行地进行。在这样的本实施方式3的釆样电路30中，由于具备以一定周期对从 被测定器件输入的1个循环量的数字信号SI进行采样的锁存电路12; 将被采样出的数字数据针对同一输入代码按照4个数据进行加法计算， 并依次输出该加法值的加法寄存器13;用规定的除数"4，，除从加法寄存器 13输出的加法值，并输出该除法值的除法器15;将采用加法寄存器13 进行的加法输出处理以及采用除法器15进行的除法输出处理控制成和釆 用锁存电路12进行的采样处理并行地进行的控制逻辑部11，从而能够在 采样时进行采样数据的平均化，能够大幅度减小检查时间。此外，以往， 需要用于存储采样数据的数据容量大的存储器，而在本实施方式3的釆样电路30中，因为不需要安装那样的存储器，所以能够将电路皿抑制 为必要最小P艮度，能够以低成本实现检查设备。此外，本实施方式3中，用加法寄存器13进行加法计算的采样数据 的相加个数对于同一输入代码为4个数据，但也可以用控制逻辑部11内 的相加个数设定部件，针对各输入代码的每个独立地设定上勤目加个数， 用除数设定部件，根据用上i^目加个数设定部件所设定的各相加个数， 针对各输入数据独立地设定除数。这种情况下，可以进行釆样次数的调 整，能够使检查精度以及检查成本高效率化。 (实施方式4)以下，参照

本发明的实施方式4的采样电路。图7是表示本实施方式4的釆样电路40的结构的图。在图7中，对 于和图5相同的构成要素标注相同符号。本实施方式4的采样电路40具备控制逻辑部11、锁存电路12、加法 输出部件13a、除法器15、数字存储器(数据存储部件)16。此外，加 法输出部件13a由加法寄存器13组成。数字存储器16存储从除法器15输出的除法值，针对每个规定的读出 个数在任意的定时输出该除法值。而且，控制逻辑部11具有"i殳定用加法寄存器13针对同一输入代码进 行加法计算的数字数据的相加个数的相加个数设定部件(未图示)；根据 用该相加个数设定部件设定的相加个数，设定除法器15在除法处理中使 用的除数的除数设定部件(未图示)；设定存储在数字存储器16中的数 字数据的读出个数的输出数设定部件(未图示)，并且控制逻辑部11控 制存储从除法器15输出的除法值的定时以及从数字存储器16输出所存 储的除法值的定时。以下，说明本实施方式4的采样电路40的动作。而且，从采用锁存 电路12进行的釆样处理到采用除法器15进行的除法处理为止的处理是 和上述实施方式3—样的。将从被测定器件输出的1个循环量的数字信号Sl输入到锁存电路12。 在锁存电路12中以一定周期釆样被输入的数字信号Sl。将被采样出的数字数据输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中被采样出的数字数据针对同一输入代码按照4个数据 进行加法计算，并输出该加法值。将从加法寄存器13输出的加法值输入到除法器15。在除法器15中， 用规定的除数"4"除输入的加法值，并输出该除法值。的采样处理、采用加法输出部件13a进行的加法输出处理、釆用除法器 15进行的除法输出处理。具体地说，控制成将采用加法寄存器13进行的 4个采样数据a" a2, a3， 34的加法输出处理、釆用除法器15进行的加 法值Xi的除法输出处理，与采用锁存电路12进行的后续的as、 a6、 a7、 38的采样处理并行地进行。将从除法器15输出的除法值输入到数字存储器16。在数字存储器16 中存储被输入的除法值，利用控制逻辑部ll的控制，输出在任意的定时 针对每个规定的读出个数输出存储的除法值。从该数字存储器16针对每 个规定的读出个数所输出的除法值变成从采样电路40输出的数字信号 S5。在这样的本实施方式4的采样电路40中，由于具备以一定周期采 样从被测定器件输入的1个循环量的数字信号Sl的锁存电路12;将被 采样出的数字数据针对同一输入代码按照4个数据进行加法计算，依次 输出该加法值的加法寄存器13;用规定的除数"4"除从加法寄存器13 输出的加法值，并输出该除法值的除法器15;存储从除法器15输出的除 法值，将该除法值在任意的定时针对规定的读出个数进行输出的数字存 储器16;将采用加法寄存器13进行的加法输出处理以及采用除法器15行，并且控制采用数字存储器16进行的数字数据的存储定时、输出定时 以及输出的数据数的控制逻辑部11，因而能够减小从采样处理到除法输 出处理为止的处理时间，由此，能够大幅度减小检查时间。此外，在以 往中，需要用于存储采样数据的数据容量大的存储器，而在本实施方式 4的采样电路40中，因为不需要安装那样的存储器，所以能够将电路规模抑制为必要最小限度，能够以低成本实现检查设备，进而，本实施方式4的采样电路40因为在内部具备数字存储器16，器，也能够进行规定的检查，此外，因为只将平均化后的结果存储在数 字存储器16中，所以能够减小所需要的存储器容量。而且，在本实施方式4中，被输入到数字存储器16中的数字数据变 成从除法器15中输出的数字数据，但也可以将>^法寄存器13输出的 数字数据作为输入。此外，在本实施方式4中，用加法寄存器13进行加法计算的采样数 据的相加个数针对同一输入代码为4个数据，但也可以用控制逻辑部11 内的相加个数设定部件，对各输入代码的每个独立地设定上述相加个数， 用除数设定部件，根据用上述相加个数设定部件所设定的各相加个数， 对各输入数据的每个独立地设定除数。这种情况下，可以进行采样次数 的调整，能够使检查精度以及检查成本高效率化。(实施方式5)以下，参照

本发明的实施方式5的采样电路。图8是表示本实施方式5的釆样电路50的结构的图。在图8中，对 于和图7相同的构成要素标注相同符号。本实施方式5的采样电路50具备控制逻辑部11、锁存电路12、加法 输出部件13a、除法器15、数字存储器16以及计算器(计算部件)17。 此外，加法输出部件13a由加法寄存器13组成。计算器17接^数字存储器16输出的针对规定的读出个数所输出的 数字数据，对于接收到的数字数据，根据预先设定的任意的算法进行规 定的非线性误差等的计算处理，输出作为计算结果的数字信号S6。而且，控制逻辑部11具有设定用加法寄存器13针对同一输入代码进 行加法计算的数字数据的相加个数的相加个数设定部件(未图示)；根据 用该相加个数设定部件设定的相加个数，设定除法器15在除法处理中使 用的除数的除数设定部件(未图示)；设定存储在数字存储器16中的数 字数据的读出个数的输出数设定部件(未图示)，并且控制逻辑部11控制将从除法器15输出的除法值存储在数字存储器16中的定时以及从数 字存储器16输出上述存储的除法值的定时。此外，控制逻辑部11控制釆用计算器17进行的计算定时、计算结果 的输出定时。以下，说明本实施方式5的采样电路50的动作。而且，从采用锁存 电路12进行的采样处理到采用除法器15进行的除法输出处理为止的处 理和上述实施方式3 —样。从被测定器件输出的1个循环量的数字信号Sl被输入到锁存电路12。 在锁存电路12中以一定周期釆样被输入的数字数据信号Sl。将被采样出的数字数据输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中釆样出的数字数据针对同 一输入代码按照4个数据进 行加法计算，并输出该加法值。将从加法寄存器13输出的加法值输入到除法器15。在除法器15中， 用规定的除数"4"除输入的加法值，并输出该除法值。的采样处理、采用加法输出-部件13a进行的加法输出处理、釆用除法器 15进行的除法输出处理。具体地说，控制成将采用加法寄存器13进行的 4个釆样数据a" a2， a3， 34的加法输出处理、采用除法器15进行的加 法值X,的除法输出处理，与采用锁存电路12进行的后续的a5， a6， a7, a8的釆样处理并行地进行。将从除法器15输出的除法值存储到数字存储器16，该被存储的除法 值通过控制逻辑部11的控制，在任意的定时针对规定的读出个数被输出。在计算器17中，从数字存储器16接收针对每个规定的读出个数被输 出的数字数据，对于接收到的数字数据进行非线性误差等的计算，输出 计算结果。该计算结果变成采样电路50的输出S6。在这样的本实施方式5的釆样电路50中，由于具备以一定周期采 样从被测定器件输入的1个循环量的数字信号Sl的锁存电路12;将采 样出的数字数据针对同一输入代码按照4个数据进行加法计算，并依次 输出该加法值的加法寄存器13;用规定的除数"4"除从加法寄存器13输出的加法值，并输出该除法值的除法器15;存储从除法器15输出的除 法值，在任意的定时针对规定的读出个数输出被存储的除法值的数字存 储器16;按照规定的算法计算从数字存储器16输出的数字数据的计算部 17;将采用加法寄存器13进行的加法输出处理以及采用除法器15进行并且进行采用数字存储器16的数字数据的存储定时、输出定时以及输一出 的数据数的控制，和进行采用计算部17进行的计算处理定时以及计算结 果的输出定时的控制的控制逻辑部11,因而能够减小从采样处理到除法 输出处理为止的处理时间，由此能够大幅度减小检查时间。此外，以往， 需要用于存储釆样数据的数据容量大的存储器，而在本实施方式5的采 样电路中，因为不需要安装那样数据容量大的存储器，所以能够将电路 目抑制为必要最小P艮度，能够以低成本实现检查设备。此外，本实施方式5的采样电路50因为在电路内具备数字存储器16 以及计算部17,所以在采样电路外部即使不具有配备了用于存储经过平 均化的釆样数据的存储器和计算功能的电路，也能够进行检查。进而， 当采样电路内的计算部17能够比采样电路外部的计算部件还高速地进行 计算处理的情况下，能够缩短计算时间，由此，能够缩短检查时间。而且，在本实施方式5中，在图8中，输入到数字存储器16中的数 字数据变成从除法器15输出的数字数据，而也可以将从加法寄存器13 输出的数字数据作为输入。这种情况下，假设计算器17从控制逻辑部11 中接iM"各数字数据进行除法计算的除数，能够用该除数除数字数据。此外，本实施方式5中，由加法寄存器13进行加法计算的采样数据 的相加个数针对同一输入代码为4个数据，但也可以用控制逻辑部11内 的相加个数设定部件，对各输入代码的每个独立地设定上迷相加个数， 用除数设定部件，根据用上述相加个数设定部件所设定的各相加个数， 对各输入数据的每个独立地设定除数。这种情况下，可以进行采样次数 的调整，能够4吏检查精度以及检查成本高效率化。 (实施方式6)以下，参照

本发明的实施方式6的采样电路。图9是表示本实施方式6的采样电路60的结构的图。在图9中，对 于和图8相同的构成要素标注相同符号。本实施方式6的采样电路60具备控制逻辑部11、锁存电路12、加法 输出部件13a、除法器15、数字存储器16、计算器17以及判定器(判定血丛、IO .LU Ak Jh-,、Us^山血乂/k " 山Jt-化皇右幼11化&判定器18从计算器9接收计算结果，对接收到的计算结果用规定的 判t基准实施判定，输出作为判定结果的数字信号S7。而且，控制逻辑部11具有设定用加法寄存器13针对同一输入代码进 行加法计算的数字数据的相加个数的相加个数设定部件(未图示)；根据 用该相加个数设定部件设定出的相加个数，设定除法器15在除法处理中 使用的除数的除数设定部件(未图示)；设定存储在数字存储器16中的 加法值的读出个数的输出数设定部件(未图示)，并且控制逻辑部11控 制将从除法器15输出的除法值存储在数字存储器16中的定时以及从数 字存储器16输出上述存储的除法值的定时。此外，控制逻辑部11控制采用计算器17进行的计算定时、计算结果 的输出定时。此外，控制逻辑部11控制采用判定器18进行的判定定时以及判定结 果的输出定时。以下，说明本实施方式6的采样电路60的动作。而且，从采用锁存 电路12进行的采样处理到采用除法器15进行的除法输出处理为止的处 理和上述实施方式3是一样的。从被测定器件输出的1个循环量的数字信号Sl被输入到锁存电路12。 在锁存电路12中以一定周期采样被输入的数字数据信号Sl。被釆样出的数字数据被输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中采样出的数字数据针对同 一输入代码按照4个数据进 行加法计算，并输出该加法值。将从加法寄存器13输出的加法值被输入到除法器15。在除法器15 中，用规定的除数"4"除输入的加法值，并输出该除法值。的采样处理、采用加法输出部件13a进行的加法输出处理、采用除法器 15进行的除法输出处理。具体地说，控制成将采用加法寄存器13进行的 4个釆样数据ap a2， a3， 34的加法输出处理、采用除法器15进行的加 法值Xi的除法输出处理，与采用锁存电路12进行的后续的as， a6， a7， a8的采样处理并行地进行。将从除法器15输出的除法值存储到数字存储器16，该,皮存储的除法 值通过控制逻辑部11的控制，在任意的定时针对规定的读出个数被输出。在计算器17中，从数字存储器16接收针对规定的读出个数被输出的 数字数据，对于接收到的数字数据进行非线性误差等的计算，输出计算 结果。在判定器18中，从计算器17中接收计算结果，对于接收到的计算结 果利用规定的判定基准实施判定，输出判定结果。该判定结果成为采样 电路60的输出S7。在这样的本实施方式6的采样电路中，由于具备以一定周期采样从 被测定器件输入的1个循环量的数字信号Sl的锁存电路12;将采样出 的数字数据针对同一输入代码按照4个数据进行加法计算，依次输出该 加法值的加法寄存器13;用规定的除数"4"除从加法寄存器13输出的加 法值，并输出该除法值的除法器15;存储从除法器15输出的除法值，针16;按照规定的算法计^从数字存储器16输出的数^数据的计;部17; 根据规定的判断基准对采用计算部17进行的计算结果进行判定的判定器 18;将采用加法寄存器13进行的加法输出处理以及釆用除法器15进行并且进行采用数字存储器16进行的数字数据的存储定时、输出定时以及 输出的数据数的控制，和采用计算部17进行的计算处理定时以及计算结 果的输出定时的控制，和采用判定器18进行的判定处理定时以及判定结 果输出定时的控制的控制逻辑部11，因而，能够减小从釆样处理到除法 输出处理为止的处理时间，由此能够减小检查时间。此外，以往，需要 用于存储采样数据的数据容量大的存储器，而在本实施方式6的采样电路40中，因为不需要安装那样的数据容量大的存储器，所以能够将电路 ,抑制为必要最小P艮度，能够以低成本实现检查设备。进而，在本实 施方式6的采样电路中，因为能够在釆样时进行采样数据的平均化、计 算、判定为止的处理，所以即使在不具备平均化部件、计算部件以及判 定部件的检查装置中，也能够进行AD变换器的非线性误差等的检查。而且，在本实施方式6中，用加法寄存器13进行加法计算的采样数 据的相加个数针对同一输入代码为4个数据，但也能够用控制逻辑部11 具有的相加个数设定部件，对各输入代码的每个独立地设定上述相加个 数，用除数设定部件，根据用上述相加个数设定部件所设定的各相加个 数，对各输入数据的每个独立地设定除数。这种情况下，可以进行采样 次数的调整，能够使检查精度以及检查成本高效率化。 (实施方式7)以下，参照

本发明的实施方式7的采样电路。图10是表示本实施方式7的采样电路70的结构的图。在图10中，对于和图9同样的构成要素标注相同符号。本实施方式7的采样电路70具备控制逻辑部11、锁存电路12、加法输出部件13a、除法器15、数字存储器16、计算器17、判定器18以及AD变换器(数字变换部件)19。此外，加法输出部件13a由加法寄存器13构成。AD变换器19对于从被测定器件输入到采样电路10中的模拟信号S8 实施AD变换处理，将数字数据S1输出到锁存电路12。而且，控制逻辑部11控制采用AD变换器19进行的AD变换的定时 以及动态范围。此夕卜，控制逻辑部11具有设定用加法寄存器13针对同一输入代码进 行加法计算的数字数据的相加个数的相加个数设定部件(未图示)；根据 用该相加个数设定部件设定的相加个数，设定除法器15在除法处理中使 用的除数的除数设定部件(未图示)；设定存储在数字存储器16中的数 字数据的读出个数的输出数设定部件(未图示)，并且控制逻辑部11控 制将从除法器15输出的除法值存储在数字存储器16中的定时以及从数字存储器16输出除法值的定时。此外，控制逻辑部11控制采用计算器17进行的计算定时、计算结果 的输出定时。进而，控制逻辑部11控制采用判定器18进行的判定的定时以及判定 结果的输出定时。以下，说明本实施方式7的釆样电路70的动作。而且，从采用锁存 电路12进行的采样处理到釆用除法器15进行的除法输出处理为止的处 理是和上述实施方式3 —样的。将从被测定器件输出的1个循环量的模拟信号S8输入到AD变换器 19。在AD变换器19中对输入的模拟信号S8进行AD变换，作为数字 信号Sl输出。将从AD变换器19输出的数字信号Sl输入到锁存电路12。在锁存电 路12中以一定周期采样被输入的数字数据Sl。将被采样出的数字数据输入到加法寄存器13。在加法寄存器13中， 将在锁存电路12中采样出的数字数据针对同一输入代码按照4个数据进 行加法计算，并输出该加法值。将从加法寄存器13输出的加法值输入到除法器15。在除法器15中， 用规定的除数"4"除输入的加法值，并输出该除法值。的采样处理、采用加法输出部件13a进行的加法输出处理、采用除法器 15进行的除法输出处理。具体地说，控制成将采用加法寄存器13进行的 4个采样数据a" a2， a3， 34的加法输出处理、采用除法器15进行的加 法值&的除法输出处理，与采用锁存电路12进行的后续的as, a6， a7， as的采样处理并行地进行。将从除法器15输出的除法值存储到数字存储器16，该^R存储的除法 值通过控制逻辑部11的控制，在任意的定时针对规定的读出个数被输出。在计算器17中，从数字存储器16接收针对规定的读出个数输出的数 字数据，对于接收到的数字数据进行非线性误差等的计算，输出计算结 果。在判定器18中，从计算器17中接收计算结果，对于接收到的计算结 果用规定的判定基准实施判定，输出判定结果。该判定结果变成采样电 路70的输出S9。在这样的本实施方式7的采样电路中，由于具备将从被测定器件输 出的1个循环量的模拟信号变换为数字信号的AD变换器19;以一定的 周期采样AD变换器19的输出信号Sl的锁存电路12;将被采样出的数 字数据针对同一输入代码按照4个数据进行加法计算，并依次输出该加 法值的加法寄存器13;用规定的除数"4"除从加法寄存器13输出的加法 值，并输出该除法值的除法器15;存储从除法器15输出的除法值，针对 规定的读出个数在任意的定时输出上述被存储的除法值的数字存储器 16;按照规定的算法计算从数字存储器16输出的数字数据的计算部17; 以规定的判断基准对釆用计算部17进行的计算结果进行判定的判定器 18;在将采用加法寄存器13进行的加法输出处理以及采用除法器15进 行的除法输出处理控制成和采用锁存电路12进行的采样处理并行地进 行，并且进行采用AD变换器19进行的变换定时以及动态范围的控制， 和采用数字存储器16进行的数字数据的存储定时、输出定时以及输出的 数据数的控制，和釆用计算器17进行的计算处理定时以及计算结果的输 出定时的控制，和采用判定器18进行的判定处理定时以及判定结果输出 定时的控制的控制逻辑部11，因而，能够减小从釆样处理到除法输出处 理为止的处理时间，由此能够在采样时进行采样数据的平均化，能够大 幅度减小检查时间。此外，以往，需要用于存储采样数据的数据容量大 的存储器，但在本实施方式7的釆样电路中，因为不需要安装那样的数 据容量大的存储器，所以能够将电路恥漠抑制为必要最小限度，能够以 低成本实现检查设备。进而，在本实施方式7的采样电路中，因为能够 进行AD变换、采样、釆样数据的平均化、计算、直至判定的处理，所 以即使在不具备平均化部件、计算部件以及判定部件的检查装置中，也 能够进行DA变换器的非线性误差等的检查。而且，在本实施方式7中，利用加法寄存器13进行加法计算的釆样 数据的相加个数针对同一输入代码的每个为4个数据，但也可以用控制逻辑部11具有的相加个数设定部件，对各输入代码的每个独立地设定上^目加个数，用除数设定部件，才艮据用上勤目加个数i殳定部件i殳定的各 相加个数，对各输入数据的每个独立地设定除数。这种情况下，可以进 行采样次数的调整，能够使检查精度以及检查成本高效率化。此外，在上述实施方式l 7中说明过的本发明的采样电路只要安装在 LSI测试器等的测量器等、被测定器件内部或者检查板等的测定装配架 之一上即可。工业上可以利用性本发明的AD变换器、DA变换器的采样电路具有减少检查设备或者 检查装配架的成本以及缩短检查时间的效果，特别作为减小安装有高精 度的AD变换器、DA变换器的器件的检查成本的方法是有用的。
权利要求
1.一种采样电路，其特征在于，具备将从被测定器件输出的数字数据作为输入，以一定周期采样该数字数据的采样部件；对由上述采样部件所采样出的数字数据针对同一输入代码按照规定的相加个数进行加法计算，并依次输出该加法值的加法输出部件；将由上述加法输出部件进行的加法输出处理控制成和由上述采样部件进行的采样处理并行地进行的控制部件。
2. 根据权利要求l所述的采样电路，其特征在于-. 上述控制部件具有对于由上述加法输出部件针对同一输入代码进行加法计算的上述数 字数据的相加个数，针对各输入代码单独地进行设定的相加个数设定部 件。
3. 根据权利要求1所述的采样电路，其特征在于规定的读出个数在任意的定时k行输出的数据存储部件:、''、、、上述控制部件具有对存储在上述数据存储部件中的加法值的上述读 出个数进行设定的输出数据个数设定部件，并且，上述控制部件对将上述加法值存储在上述数据存储部件中的定时以 及从上述数据存储部件中读出上述加法值的定时进行控制。
4. 根据权利要求1所述的釆样电路，其特征在于 上述加法输出部件由单个或者多个加法电路组成，其中该加法电路对于其输入数据分别按照规定的相加个数进行加法计算，并输出该加法值， 上述控制部件具有对由上述单个加法电路或者多个加法电路中的各设定部件:并且:'' 一上述控制部件将由上述单个加法电路或者多个加法电路中的各加法地进行。
5. 根据权利要求3所述的采样电路，其特征在于 具备根据预先设定的任意的算法而计算从上述数据存储部件按照规定的读出个数所读出的上#法值，并输出计算结果的计算部件，上迷控制部件对由上述计算部件进行的计算定时以及计算结果的输 出定时进行控制。
6. 根据权利要求5所述的釆样电路，其特征在于 具备用规定的判定基准来判定从上述计算部件输出的计算结果并输出该判定结果的判定部件，上述控制部件对由上述判定部件进行的判定的定时以及判定结果的 输出定时进行控制。
7. 根据权利要求1所述的采样电路，其特征在于 具备将从被测定器件输出的模拟数据变换为数字数据并输出到上述釆样部件的数字变换部件，上迷控制部件对由上述数字变换部件进行的变换定时以及动态范围 进行控制。
8. —种采样电路，其特征在于，具备将从被测定器件输出的1个循环量的数字数据作为输入，以一定周期 釆样该数字数据的采样部件；对由上述采样部件采样出的数字数据针对同 一输入代码按照规定的 相加个数进行加法计算，并依次输出该加法值的加法输出部件；用规定的除数除从上述加法输出部件输出的加法值的各个，并输出该 除法值的除法输出部件，上述控制部件将由上述加法输出部件进行的加法输出处理以及由上样处理并行:进行Z、'' 、' ' 一
9. 根据权利要求8所述的釆样电路，其特征在于 上述控制部件具有对于由上述加法输出部件针对同 一输入代码进行加法计算的上述数字数据的相加个数，针对各输入代码单独地进行设定的相加个数设定部件；根据由上述相加个数设定部件设定的相加个数，对上述除数针对各输 入数据单独地进行设定的除数设定部件。
10. 根据权利要求8所述的采样电路，其特征在于 具备存储从上述除法输出部件输出的上述除法值并将该除法值按照规定的读出个数在任意的定时进行输出的数据存储部件，出个数进行设-定的输出数据个数设定部件，并且， J 、、上述控制部件对将上述除法值存储在上述数据存储部件中的定时以 及将上述除法值从上述数据存储部件中读出的定时进行控制。
11. 根据权利要求8所述的采样电路，其特征在于 上述加法输出部件由单个或者多个加法电路组成，其中上述加法电路对其输入数据分别按照规定的相加个数进行加法计算，并输出该加法值， 上述控制部件具有对由上述单个加法电路或者多个加法电路中的各加法电路进行加法 计算的上述输入数据的相加个数进行设定的相加个数设定部件；根据由上^目加个数设定部件所设定的相加个数，对上迷除数针对各 输入数据单独地进行设定的除数设定部件，并且，上述控制部件将由上述单个加法电路或者多个加法电路中的各加法成和由上述采样部件进行的采样处理并行地进行。'、°
12. 根据权利要求10所述的采样电路，其特征在于 具备根据预先设定的任意的算法而计算从上述数据存储部件按照规定的读出个数所读出的上述除法值，并输出计算结果的计算部件，上述控制部件对由上述计算部件进行的计算定时以及计算结果的输 出定时进行控制。
13. 根据权利要求12所述的采样电路，其特征在于 具备用规定的判定基准来判定从上述计算部件输出的计算结果并输出该判定结果的判定部件，上述控制部件对由上述判定部件进行的判定定时以及判定结果的输 出定时进行控制。
14.根据权利要求8所述的采样电路，其特征在于具备将从被测定器件输出的模拟数据变换为数字数据并输出到上述 釆样部件的数字变换部件，上述控制部件对由上述数字变换部件进行的变换定时以及动态范围 进行控制。
全文摘要
关于本发明的采样电路具备以从被测定器件输出的数字数据(S1)作为输入，按照一定周期采样该数字数据(S1)的锁存电路(12)；将由上述锁存电路(12)采样出的数字数据针对同一输入代码按照规定的相加个数进行加法计算，依次输出该加法值的加法输出部件(13a)；将采用上述加法输出部件(13a)进行的加法输出处理控制为与采用上述锁存电路(12)进行的采样处理并行地进行的控制逻辑部(11)。由此能够进一步减小检查时间，此外由于不需要安装容量大的存储器，所以能够将电路规模抑制为必要最小限度的低成本的检查设备。
文档编号H03M1/10GK101218746SQ20068002454
公开日2008年7月9日 申请日期2006年7月4日 优先权日2005年7月5日
发明者井出裕二 申请人:松下电器产业株式会社