自动输入误差恢复电路和用于递归数字滤波器的方法

专利名称：自动输入误差恢复电路和用于递归数字滤波器的方法
自动输入误差恢复电路和用于递归数字滤波器的方法5技术领域0001本发明一般地涉及数字过采样滤波器，这些数字过采样 滤波器通过使用诸如SPI接口 (即串行接口)类的串行接口实现外部计时。例如，本发明涉及包括被耦合至递归数字滤波器的三线串行接口 的系统，并且更具体地涉及避免由输入时钟和数字同步误差导致的递 10归数字滤波器的不稳定性。
背景技术：
0002三线标准串行接口提供一种使用三线制向数字装置提交 数据的简单方法。图1是包括传统三线标准串行接口 2的系统1的方15框图，该传统三线标准串行接口2被耦合至包括外部复位终端4的传 统递归数字滤波器3。三线标准串行接口 2接收串行数据输入信号 SDIN、相应的串行时钟信号SCLK和同步信号FSYNC，并做出响应 以并行格式产生相应的数据信号PARALLEL DATA作为到递归数字 滤波器3的输入，并且还重新产生SCLK和FSYNC信号作为到递归20数字滤波器3的输入。递归数字滤波器3做出响应以并行格式产生经 滤波的输出信号OVERSAMPLED DATA。随后描述的图2A是图1的 三线标准串行接口的更详细的示图，且随后描述的图3A是传统递归 数字滤波器的更详细的示图。0003数字稳定性在数字滤波器设计中是关键，且所有的数字25滤波器被设计成稳定的形式。由于有限冲激响应(FIR)滤波器并不包 含极点，因此它们是固有稳定的。只要无限冲激响应(IIR)滤波器的 极点位于单位圆之外，它们就是稳定的。如果没有稳定性，有意义的 滤波作用就不能发生，这是因为数字滤波器的输出包含不希望的振荡， 这种振荡能够具有导致运算溢出的极高振幅。300004某些FIR滤波器以递归方式实现，这类似于IIR滤波器。这些递归实现大大地简化了对FIR滤波器的硬件要求。这些FIR滤波器的例子是过采样SYNC滤波器(即，COMB滤波器)。而且，滤波 器的稳定性假定总是保持并满足定义数字滤波器的基本方程式。然而， 各种数字故障可以发生在普通的印刷电路板环境中，在此印刷电路板 环境中，数字过采样滤波器经由串行接口被控制。这些故障可以包括5由于接地反弹、诸如由静电放电(ESD)事件引起的电过载、或者在 微处理器软件中的"臭虫(bug)"等造成的位误差或同步误差。由于 这些故障在某些应用中可能以可观的可能性或概率发生，所以所希望 的是提供容错数字滤波，既然可能关键的是在故障条件之后数字滤波 器不会进入持续不稳定状态。io0005有各种高速DAC (数模转换器)应用，其中高速串行接口有益于并行接口。 一种典型的应用是提供具有并行接口的DAC以 致数字输入字的所有位同时被写入DAC。高速"S"时钟被用作过采 样。然而，由于大多数高速DAC具有并行接口，提供具有标准三线 SPI端口的DAC并使用用于过采样的S时钟并不普遍。但是在几种应15用中，可以发现提供具有串行接口的高速DAC以节省印刷电路板空 间具有优势。该技术的一个应用是用于TV系统的数字转换器应用。 目前， 一些电视机制造商指定使用具有串行接口而不是并行接口的高 速DAC。例如，在一些投影电视系统的数字汇聚单元(DCU)中， 使用诸如本受让人的PCM56、 PCM55或者先锋(Pioneer)公司的20 CD0031AM等可获得的产品，具有串行接口的6个单独的16位DAC 被用来正确地将RGB信号定位在投影屏幕上。在这些数字汇聚单元 中，产生基本频率达到31.75KHz的波形且之后使用模拟滤波器平滑 该波形。0006为降低前述模拟滤波器的成本和性能要求，简单的改进 25是在数字汇聚单元的DAC内包括数字过采样滤波器。这降低了与模 拟滤波器相关的TV制造商的成本。然而，对将数字过采样滤波器引 入到现有的TV系统中有两个主要要求。其一，要求接口与现有的三 线串行接口方案可兼容(即，与类PCM56接口向后可兼容)，以及 其二，要求确保数字过采样滤波器总是稳定，包括由诸如闪电或ESD 30事件的意外的现象引发的故障状态期间或之后。如果在数据和/或时钟 同步中有任何一种误差或故障条件，数字滤波器可能变得不稳定，且在递归数字滤波器中不稳定状态一般会持续直到用户或微处理器对递 归数字滤波器进行复位。不得不复位递归数字滤波器可能很不方便。0007图2A示出非常基础的传统三线串行接口电路50，为简 单起见，该传统三线串行接口电路50显示为8位接口 (尽管16位串 5行接口电路已经被用于本发明的实际实施中)。8位三线串行接口电 路50包括一行8个D型触发器51-1，2…8和一行8个D型触发器52-1， 2...8。串行数据信号SDIN被连接到毗邻的触发器51-1的D输入端， 且该触发器51-1的输出Q连接到触发器51-2的D输入端，等等，这 样每个触发器51-2至51-7的输出被连接到下一个触发器的输入端。io串行时钟信号SCLK被连接到每个触发器51-1， 2...8的时钟输入端。 触发器51-1的输出被连接到触发器52-l的D输入端，触发器51-2的 输出被连接到下一个触发器52-2的D输入端，等等，直到触发器51-8 的输出被连接到触发器52-8的D输入端。触发器52-1， 2...8的时钟 输入被连接到倒相器53的输出端，该倒相器53具有连接到其输入端15的帧同步信号FSYNC。触发器52-1, 2...8的输出端产生并行8位数 字字(word) DO, D1…D7。0008图2B中的时序图示出了具体的串行数据字SDIN、串行 时钟信号SCLK和帧同步信号FSYNC之间的关系，并且指明了有效的 输出数据D0-D7的每个字节的间隔。200009在工作过程中，下行触发器52-l， 2...8实际上反映出上行触发器51-1， 2...8的内容，并且FSYNC能够使触发器51-1， 2...8 的内容传输到传输8位数字输出字D0-D7的输出导线上。0010但是，例如如果具有额外的SCLK周期，由三线串行接 口 50所产生的数字输出字D0-D7会发生错误。同样，如果FSYNC脉25冲没有准时到达，输出D0-D7将会出错。如果错误的串行数据SDIN 作为输入同步误差的结果被写入三线串行接口 2中，输出D0-D7将出 错，但是一旦写入正确的数据后，三线串行接口 2又开始产生正确的 并行数据输出D0-D7。0011如果前述错误的信号输出字D0-D7被耦合到递归数字滤30波器3的输入端，结果在递归数字滤波器3中导致持久的无法修补的 不稳定性，除了通过复位该递归数字滤波器3且然后将正确的串行SDIN数据、SCLK和FSYNC信号输入到三线标准串行接口 2之外， 没有任何方法可以消除这种不稳定性。0012递归数字滤波器的以下解释将有希望为更好地理解本发 明提供基础。图1的递归数字滤波器3可以是一个SYNC3滤波器。 5 SYNC滤波器是执行滤波器输入x(n)的sine(x)/x滤波的一个滤波器。 级联耦合的三个SYNC滤波器被公认作SYNC3滤波器，该SYNC3滤 波器执行SYNC3功能或具有"SYNC3响应"。参看图3A，其示出了 图1的数字SYNC3滤波器3的物理硬件递归实现。正如后面所解释的， 数字滤波器3实际上被实现为SYNC2滤波器，该SYNC2滤波器与三io线标准串行接口 2结合在一起执行SYNC3功能。递归数字滤波器3具 有零阶保持输入信号xl(n),该输入信号xl(n)被施加到"延迟到N"的 元件55,该元件55将xl(n)延迟N个SCLK周期。"零阶保持"功 能仅由将当前输入数据x(n)重复N次构成。(所指的SYNC2滤波器 和SYNC3滤波器可以分别被当作通用SYNCN和SYNC(N+I)滤波器15的具体示例，其中N可以是大于2的整数。)0013零阶保持输入信号xl(n)也被施加到减法器56的(+)输 入端。延迟元件55的输出通过算术移位器57进行算术左移(ASL)， 且其结果被施加到减法器56的(-)输入端。减法器56的输出被施加 到加法器59的一个输入端。延迟元件55的输出也被输入到延迟N次20的元件58，该延迟N次的元件58的输出被耦合至加法器59的另一个 输出端。加法器59的输出通过算术移位器60进行8位算术右移(ASR) 操作。该算术移位器60的输出被耦合至减法器61的所述(+ )端， 该减法器61的输出被施加到加法器62的一个输入端。加法器62的输 出被耦合至产生滤波器输出y[n]的数字滤波器3的输出端。y[n]被反馈25并由延迟元件66进行1个SCLK周期的延迟，该延迟元件66的输出 由算术移位器65进行1位算术左移操作，该算术移位器65的输出被 耦合至加法器62的另一个输入端。延迟元件66的输出也通过另一个 延迟元件64进行1个SCLK的延迟，该延迟元件64的输出被耦合至 减法器61的所述(-)输入端。300014如图3A所示的传统SYNC3递归数字滤波器3的硬件实现可以被连接到如图1所示的标准三线串行接口，其中所述SDIN (串行数据输入)输入终端携带串行输入数据，所述SCLK (串行时钟)终 端用作连续过采样时钟输入，以及所述FSYNC (帧同步)终端用作在 每个时间帧处锁存16位输入数据的输入端。如图3A所示的由三线标 准串行接口 2和递归数字滤波器3的组合执行的SYNC3数字滤波功能 5由下面方程式定义方程式(1)H(z) = (+^^)0015图3B的图示代表了所述SYNC3滤波器3的基本递归硬 io件表示，该图3B是包括将输入x(n)施加到第一SYNC滤波器23的时 域表示，该第一 SYNC滤波器23的零阶保持输出xl(n)被施加到第二 SYNC滤波器24的输入端。SYNC滤波器24的输出被施加到第三 SYNC滤波器25的输入端。该第三SYNC滤波器25的输出是经SYNC3 滤波的输出y[n]。该硬件实现利用了由xl(n)表示的零阶保持(储存在 is串-并行转换寄存器中)。经滤波的输出y[n]由以下递归公式给出方程式(2) y["]4(x["]-2x["-iV]+x["一2iV])+2;);["一l〗一M"一2]其中，"n"是对应于过采样串行时钟信号SCLK的时间指数或索 20引(index) ， "N"是过采样率且因此表示对应于帧同步信号FSYNC 的时间指数，并且y[n]是滤波器输出信号OVER-SAMPLED DATA。0016方程式(2)表明SYNC3滤波器3可以由2个加法器、2个 减法器和多个算术移位器来实现。不要求乘法器。(同样的FIR SYNC3 滤波器3的非递归实现要求用46个滤波器抽头做巻积运算。然而，非 25递归实现很少使用，并且一般的工业实践使用该滤波器的递归实现。)0017只要滤波器方程式(3)有效，图3A和3B所示的递归滤波 器3的实现就是稳定的。0018图3B所示的SYNC3的实现具有在Z域中的三阶传递函 数。在图3B的时间域表示中，是三个SYNC滤波器的级联，每一个 30滤波器都具有相同的频率响应。理解在时间域中这种布置的意思的最 容易的方法是参照图3C中三个基于时间的图A、 B和C。在图A中，假定到该SYNC滤波器23的输入x(n)包括3个数字输入字，分别由在 FSYNC周期的1、 2和3处的垂直线表示，其中每当FSYNC下降时 存在可由另一个这种垂直线表示另一个数字输入字。三个垂直线的高 度表示了三个数字字的值。在这个简化的示例中，过采样率N是4。5在图3C的图B中时间轴是SCLK时间帧而不是用于图A的FSYNC 时间帧。在这个简化的示例中，在每个FSYNC周期中有4个SCLK 周期，尽管在实际的设计中或许有16个SCLK周期。输入数据x(n) 对于图A和图B来说是相同的，因此图B相应的垂直线与图A的相 同。图B实际上示出了在SCLK时域中的采样输入波形。io0019图2B的图C说明了零阶保持函数xl(n)，该零阶保持函数xl(n)在每个FSYNC时间帧周期内提供4个SCLK循环或周期，这 实际上是用("pads")输入数据x(n)填充数据x(n)自身以产生零阶保持信 号xl(n)。0020SYNC滤波器的便利性在于其分量可以产生零阶保持 15功能。因此数据输入信号x(n)通过第一 SYNC滤波器(例如在图3B中 的SYNC滤波器23)，并且零阶保持结果xl(n)是C图中所示出的过 采样输入数据，其中所述零域保持信号xl(n)信号只是重复在三线标准 串行接口 2中的输入当前数据x(n)，直到下一个新数据字到达为止的 结果。这一过程完成所希望的N次过采样。由于输入数据x(n)已经在 20三线标准串行接口 2中被保持，就不必提供图3B的SYNC滤波器23 以提供前述零阶保持功能。因此，在每个串行时钟SCLK的时间帧期 间直到下一个并行输入数据字到达之前，输入数据是有效的。因此， 为了获得SYNC3滤波器，在图3B中实际上只需实现SYNC滤波器24 和25。 SYNC滤波器24和25 —起具有由以下表达式表示的在Z域中 25 的SYNC2传递函数[1/N *(1 -Z-N )/(l - Z-1 )]2该表达式是如图3A所示的滤波器的传递函数。当该表达式在时间域中 展开时，结果是前述方程式(2)，方程式(2)可以借助两个加法器、两个 减法器和一些延迟元件实现。 300021在方程式(2)中除以W由算术右移来完成，且乘以2由算术左移来完成。指数-l和-2表示l个SCLK周期的延迟。指数N对应N个SCLK周期的延迟。指数2N对应2N个SCLK周期的延迟。因此， 指数N对应于一个FSYNC周期的延迟，指数2N表示2个FSYNC周 期的延迟，指数2表示2个SCLK周期的延迟，以及指数1表示1个 SCLK周期的延迟。小写字母"n"指数是时间指数。该"n"指数对应 5 SCLK周期，因此如果n改变，就意味着新的SCLK周期到来。0022图4是通过现有技术图1的系统1由正常的数字滤波所 产生的波形，其中，递归数字滤波器3是16X过采样SYNC3滤波器， 该SYNC3滤波器操作以平滑成由"A"所指定的数字正弦波。(短时 脉冲波形干扰或假信号(glitches)是由Spectre/Verilog协同仿真的仿io真系统产生的仿真失真。)，所获得的经滤波的输出信号 OVER-SAMPLED DATA标示为"B"。只要每个FSYNC中有16个 SCLK周期，递归数字滤波器3就会正常地工作，该FSYNC是被假定 用作图4所示的仿真结果的假定的"零故障"状态。经滤波的输出波 形"B"是由三线标准串行接口 2施加到递归数字滤波器3的数字输入15波形"A"的变平滑了的形式，并且如A1、 Bl所示，经滤波的输出波 形"B"紧跟数字输入波形"A"而没有引起递归数字滤波器3变得不 稳定。应注意滤波器中的不稳定性实际上被图5中的仿真波形B夸张 地"淡化了"。0023
一旦上述y[n]的递归滤波器方程是无效的，除了复位该 20递归滤波器之外不能做任何事来解决该问题。因此，大多数递归滤波 器设计的特征是具有可以在外部被启动的外部复位开关，例如，如果 该滤波器的输出变得没有意义，该外部复位开关可以在外部被启动以 使微控制器复位该滤波器。0024图5是仿真波形，其说明响应不希望的第17个SCLK脉 25冲而发生在递归数字滤波器3中的持续不稳定性。图5中的仿真曲线 假定不希望的第17个SCLK脉冲如垂直线"C"所指示的那样发生在 沿着水平时间轴大约10微秒处，该不希望的第17个SCLK脉冲实际 上是不想要的被叠加到(例如响应ESD事件)正常的SCLK序列上的 脉冲。这在表征串行数据SDIN的数字正弦波"A"中产生不期望的脉 30冲"A1"，并且也在仿真滤波器输出波形B中产生反常的特征"B1"， 并且还导致在滤波器3中的运算溢出，该滤波器3在仿真滤波器输出波形"B"中导致反常特征"B2"和"B4"。0025即使只发生一次该输入短时脉冲波形干扰(以不希望的 第17个SCLK脉冲的形式)，数字滤波器3的不稳定性也会持续下去。 这是因为递归数字滤波器3的递归实现。0026参看图5，在数字正弦波"A"被输入到递归滤波器2的每一步中都有16个SCLK脉冲。在水平轴的10微秒点处的垂直线表 示不想要的SCLK脉冲被"插入"仿真过程中的地方。在时间C处的 附加SCLK脉冲只影响三线标准串行接口 2的一个周期，并且该影响 由图5中的Al表示。这是因为一旦该三线标准串行接口 2的输入SCLKio和FSYNC变得正常地与SDIN同步，三线标准串行接口 2就得到恢复， 并且此后很快数据通过串行接口 3正确地输出，这可以从图5所示的A 波形的后续部分被看见。然而， 一旦不希望的第17个SCLK脉冲发生， 该脉冲使上述递归滤波器3的方程式不成立，并且因此数字滤波器3 变得不稳定且保持该不稳定方式直到复位滤波器3。图5中的特征B515显示在波形B不再跟随数字输入波形A的地方存在发散性。应注意在 滤波器3的物理实现中，发散的B5实际上更加被突出或夸大并简单显 示为"垃圾"。0027图6是仿真波形，其说明响应不希望的FSYNC脉冲，产 生在递归数字滤波器3中的持续不稳定性。图6中的仿真曲线假定不 20希望的FSYNC脉冲如垂直线"C"所指示的那样发生在沿着水平时间 轴大约IO微妙处，该不希望的FSYNC脉冲实际上是不想要的被叠加 到正常的FSYNC序列上(例如响应ESD事件)的脉冲。这在仿真滤 波器输出波形B中产生了反常特征"B1"，并且还由于在递归数字滤 波器3中的运算溢出，在经滤波的输出波形"B"中也产生了反常特征 25 "B2"。即使输入数据PARALLEL DATA从没有被数字滤波器3错误 地读取，这种情况也会发生。0028即使以不希望的FSYNC脉冲形式的输入假信号或短时脉 冲波形千扰只发生一次，递归数字滤波器3的不稳定性也会持续下去。 "瞬间短时脉冲波形干扰"处于IO微秒处，并且图6中的波形A表明 30附加FSYNC短时脉冲波形干扰或脉冲不会在数字输入波形A中引起 任何误差。这是因为在附加FSYNC脉冲被插入之后，该串行接口重新载入了输入数据，因此输入到递归滤波器3的当前并行数据输入没 有改变。三线标准串行接口 2不"知道"FSYNC信号有任何问题。然 而，这又使滤波器方程式无效，因此递归滤波器3变得不稳定，导致 产生图6的波形B中的反常的特征Bl、 B2和B3，-并导致递归滤波 5器3持续不稳定，直到该滤波器3被复位。0029解决递归滤波器不稳定性问题的现有技术是假设SCLK 和FSYNC脉冲总是关于串行数据SDIN正确地同步，且这通常是合理 的假设。然而，在这是不合理的假设的应用中，要求用户或者微控制 器识别问题并复位递归数字滤波器可能非常不方便。 io0030因此，现有技术存在对下面的改进系统和方法的未满足的需求该改进的系统包括三线接口和递归数字滤波器，而该方法避 免了由数据/时钟误差导致的持续的数字滤波器的不稳定性。0031还存在对下面的改进系统和方法的未满足的需求该改 进系统包括三线接口和递归数字滤波器，而该方法避免了困扰用户的 15难题，这些难题是指用户必须启动递归数字滤波器的外部复位控制来 停止数据/时钟误差导致的数字滤波器持续不稳定性。0032现有技术还存在对下面递归数字滤波系统的未满足的需 求该递归数字滤波系统包括三线串行接口，在该三线串行接口中， 无故障输入信号不能被合理地采用。20发明内容0033本发明的一个目标是提供一种改进系统和方法，该系统 包括三线接口和递归数字滤波器，该方法避免由数据/时钟误差导致的 持久数字滤波器不稳定性。20034本发明的另一个目标是提供一种改进系统和方法，该系统包括三线接口和递归数字滤波器，该方法避免用户的下面难题用户 必须启动并进行递归数字滤波器的外部复位控制来停止作为数据/时钟 误差的结果产生的持续的数字滤波器的不稳定性。0035本发明的又一个目标是提供一种递归数字滤波系统，该递30归数字滤波系统包括三线串行接口，在该三线串行接口中，无故障输 入信号不能被合理地采用。0036本发明的又一个目标是为使用三线串行接口的过采样递归 数字滤波器提供良好的输入故障容忍度。0037简而言之，并且根据一个实施例，本发明提供避免持续不 稳定状态的递归数字滤波器电路(IO)，该递归数字滤波器电路(10)将串 5行时钟信号(SCLK)、同步信号(FSYNC)和串行数据输入(SDIN) 提供给三线串行接口电路(2)的相应输入端以产生被施加到递归数字滤 波器(3)的相应输入端的串行时钟输出信号、同步输出信号和并行数 据输出信号。串行时钟信号和同步信号被输入到自动复位电路(6)， 该自动复位电路(6)检测与同步信号或串行时钟信号相关联的故障，io并且响应检测到的故障，产生复位信号(ARST)来复位递归数字滤波 器。自动复位电路(6)确定串行时钟输入信号的频率与同步输入信号 的频率之比是否等于串行时钟输入信号(SCLK)和同步信号(FSYNC) 之间的过采样率N，并且如果该串行时钟输入信号的频率与同步输入 信号的频率之比不等于该过采样率，自动复位电路(6)产生复位信号15(ARST)以复位递归数字滤波器电路(3)。被检测到的故障与同步 输入信号(FSYNC)和串行时钟输入信号(SCLK)之间的同步相关联。0038在所描述的实施例中，本发明提供自动复位递归数字滤波 器电路(10)，该自动复位递归数字滤波器电路(10)包括三线串行 接口电路(2)，其接收串行时钟输入信号(SCLK)、同步输入信号20 (FSYNC)和串行数据输入信号(SDIN)并且响应这三个信号，产生 串行时钟输出信号、同步输出信号和并行数据输出信号(PARALLEL DATA)。递归数字滤波器电路(3)被耦合以接收串行时钟输出信号、 同步输出信号和并行数据输出信号，并且响应这三个信号，产生经滤 波的过采样数据输出信号。输入故障检测电路(6)具有分别被耦合以25接收串行时钟输入信号(SCLK)和同步输入信号(FSYNC)的第一和 第二输入端，并且检测与同步输入信号(FSYNC)和串联时钟输入信 号(SCLK)之一相关联的故障，并且响应检测到的故障产生复位信号 (ARST)，该复位信号被耦合来复位递归数字滤波器电路(3)。0039在所描述的实施例中，输入故障检测电路(6)确定串行30时钟输入信号的频率与同步输入信号的频率之比是否等于串行时钟输 入信号(SCLK)和同步输入信号(FSYNC)之间的过采样率N，并且如果该串行时钟输入信号的频率与同步输入信号的频率之比不等于该过采样率，输入故障检测电路(6)产生复位信号(ARST)以复位递 归数字滤波器电路(3)。输入故障检测电路(6)因此检测到该故障， 其中所述故障与同步输入信号(FSYNC)和串行时钟输入信号(SCLK) 5之间的同步相关联，并且如果串行时钟输入信号(SCLK)的N个脉冲 没有在同步输入信号(FSYNC)的连续脉冲之间发生，该输入故障检 测电路(6)工作以产生复位信号(ARST)。复位信号(ARST)通过 复位递归数字滤波器电路(3)的寄存器(55、 58、 64和66)来复位 递归数字滤波器电路(3)。io0040在所描述的实施例中，三线串行接口电路(2)产生为零阶保持信号(xl(n))的并行数据输出信号(PARALLEL DATA)的值， 并且所述递归数字滤波器3包括耦合以接收零阶保持信号(xl(n))的 SYNCN滤波器，其中零阶保持信号(xl(n))和SYNCN滤波器起到提 供SYNC(N+1)滤波的功能。10041在所描述的实施例中，三线串行接口电路(2)包括第一组N个触发器(51-1...8)和第二组N个触发器(52-1...8)，第— 组的第一个(51-1)触发器的输入被耦合以接收串行数据输入信号 (SDIN)，除了第一组的最后一个触发器(51-8)之外，第一组触发 器的每个触发器的输出被耦合至第一组的下一个后续触发器的输入20端，第一组触发器的每个的时钟输入端接收串行时钟输入信号 (SCLK)，第一组触发器的每个的输出端分别耦合至第二组的相应触 发器的输入端，第二组触发器的每个响应同步输入信号(FSYNC)被 计时，第二组触发器的输出端产生并行数据输出信号(DO, 1...7)。 输入故障检测电路(6)包括脉沖产生电路(14， 15， 16， 17， 18)，25该脉冲产生电路可以用于响应同步输入信号(FSYNC)以产生响应同 步输入信号(FSYNC)的相应的边沿连续脉冲的内部复位信号(RST); 计数器电路(28)，其响应串行时钟输入信号(SCLK)的每个脉冲而 可用于使其中的计数增加，响应内部复位信号(RST)，计数器电路(28) 可复位；该输入故障检测电路(6)还包括解码电路(36， 37)，该解30码电路(36， 37)用于识别串行时钟输入信号(SCLK)的N个脉冲是 否已经在连续的内部复位信号(RST)之间发生并且锁存一种状态，该状态指示串行时钟输入信号(SCLK)的N个脉冲是否已经在连续内部 复位信号(RST)之间发生，如果串行时钟输入信号(SCLK)的N个 脉冲还没有在连续内部复位信号(RST)之间发生，即产生复位信号 (ARST)以便复位该递归数字滤波器(3)。输入故障检测电路(6)5也包括门电路(42)，该门电路具有被耦合至解码电路(36， 37)的 第一输入和被耦合至外部复位信号(EXRST)的第二输入以允许递归 数字滤波器电路(3)的外部复位。0042在一个实施例中，本发明提供自动复位递归数字滤波器电 路(10)，该自动复位递归数字滤波器电路(10)包括用于将串行io时钟输入信号(SCLK)、同步输入信号(FSYNC)和串行数据输入信 号(SDIN)施加到三线串行接口电路(2)的相应输入端以产生串行时 钟输出信号、同步输出信号和并行数据输出信号(PARALLEL DATA) 的装置；用于将串行时钟输出信号、同步输出信号和并行数据输出信 号施加到递归数字滤波器电路(3)的相应输入端以产生经滤波的过采15样数据输出信号的装置；用于监控串行时钟输入信号(SCLK)和同步 输入信号(ESYNC)以检测与同步输入信号(FSYNC)和串行时钟输 入信号(SCLK)之一相关联的故障的装置(14-16， 28， 36);以及 装置(39， 37)，如果串行时钟输入信号(SCLK)的频率与同步输入信 号(FSYNC)的频率之比不等于串行时钟信号(SCLK)和同步输入信号20 (FSYNC)之间的过采样率，该装置(39， 37)用于响应检测到的故 障产生复位信号(ARST)并将该复位信号(ARST)耦合至递归数字 滤波器电路(3)的复位输入端(4A)以复位该递归数字滤波器电路(3)。


20043图1是包括三线标准串行接口和递归数字滤波器的现有技术系统的框图。0044图2A是图1的方框2中的传统三线标准串行接口的更详 细的图。0045图2B是用于理解图2A中所示的三线标准串行接口电路 30的工作时序图。0046图3A是图1的方框3中所示的递归数字滤波器的SYNC3实现的硬件实现图。0047图3B是示出基本的SYNC3滤波器的传递函数的图。0048图3C是有助于理解图3A和3B中所示的SYNC3滤波器 的工作的图。0049图4是通过图1的现有技术系统由正常的数字滤波所产生的波形。0050图5是说明响应不希望的第17个SCLK脉冲，在图1的 现有技术系统的数字滤波器中产生的持久不稳定性的波形图。0051图6是说明响应不希望的FSYNC脉冲，在现有技术图1 io的数字滤波器中产生的持久不稳性的波形图。0052图7是本发明的框图。0053图8A是图7的故障检测/复位电路的详细逻辑图。0054图8B包括有助于解释图8A的故障检测/复位电路的工作的图。10055图9是说明响应不希望的第17个SCLK脉冲，在图7的数字滤波器中产生的不稳定性的快速解决或固定波形图。0056图10是说明响应不希望的FSYNC脉冲，在图7的数字滤波器中产生的不稳定性的快速解决波形图。20具体实施方式
0057如前所述，数字故障可能发生在数字过采样滤波器经由串 行接口控制的系统中。因此，或许重要的是包括数字过采样滤波器的 系统具有监控/检测这些故障的能力，以提供用于数字过采样滤波器从 这些故障中恢复而不是进入持久不稳定状态的方法。20058当前面描述的SYNC滤波器方程式(2)是无效的，没有机制确保滤波器的稳定性。有两种故障可能使以上滤波器方程式无效。 一种是发生在集成电路中的"内部故障"。假设集成电路通过了性能、 质量测试和最终测试，这种内部故障的概率通常被假设为零且因此不 被处理。第二种故障是"输入故障"。输入故障可以由于与印刷电路30板设计、ESD事件或者由其它外部因素(例如闪电)引起的电过压等 相关的噪声产生。输入误差也可以由于在微控制器或DSP (数字信号处理器)编程过程中的间断和难于调试的软件问题而偶然发生。如果 输入故障在特定应用中是不能容忍的，必须提供合适的数字滤波器恢 复机制以阻止在输入故障事件中不可避免地发生的持续的滤波器的不 稳定性。0059图7示出根据本发明的改进的三线串行接口系统10的方框图，包括现有技术图1中所示的同种传统三线标准串行接口2 。三 线标准串行接口 2的输出耦合到传统递归数字滤波器3的相应输入端。 三线标准串行接口 2接收串行数据输入信号SDIN、-相应的串行时钟 信号SCLK和同步信号SYNC，并且做出响应产生相应数据信号并io 行格式的PARALLEL DATA， SCLK禾卩FSYNC，作为到如在现有技术 图1中的递归数字滤波器3的合适的同步输入；以及做出响应，图7 中的递归数字滤波器3产生经滤波的输出信号过采样数据 (OVERSAMPLED DATA)。图7的系统10也包括输入信号故障检 测/复位电路6，该输入信号故障检测/复位电路6具有与FSYNC连15接的一个输入；与SCLK连接的另一个输入；以及一个输出，如果频 率之比fsox/fFsvNc表明在两个连续的FSYNC信号(对OSR，即"过采 样率"=OSR=N=16)之间不存在正好的N46个SCLK周期，也就是 说，如果在一个FSYNC周期期间SCLK脉冲计数不是刚好16，该输 出自动产生自动复位信号ARST。 fscuc /fFSYNC误差信号ARST是复位信20号，该复位信号对数字递归滤波器3的全部内部寄存器清零并重新启 动内部时钟信号。(当然，可以使用周期之比Tm皿/T^k替代，该周期 之比T画c/T證等于(且完全等于)频率之比f證/f國c。)0060在数据流SDIN中的位误差不被当作输入故障，因为数字 滤波器3无法确定所接收的数据信号PARALLEL DATA是否是正确25的。g卩，SDIN故障不能被修复，但是只要这些故障不是持久的，它们 一般也是无害的。例如，当其46个抽头脉冲响应与SDIN瞬时故障做 巻积时，由于其FIR本性，上面描述的基本SYNC滤波器将从SDIN 故障恢复。因为基本SYNC滤波器的特性，如果存在数据误差仅使串 行输入数据SDIN不正确，该数据误差的影响将在下一个46个数据字30之后全部被消除。这与输入故障相反，该输入故障实际上是与FSYNC 或SCLK相关联的同步误差，因为这种同步误差把除了通过复位滤波器之外不能消除的不稳定性引入SYNC滤波器。这样，因为SDIN数 据误差将迅速被"遗忘"(即，下一个46个SCLK周期之后)，所以 在串行输入数据SDIN中的数据误差几乎不如在FSYNC或SCLK中的 同步误差一样重要，然而，在FSYNC或SCLK中的同步误差导致递归 5滤波器3中持续的不稳定性，该归滤波器3中持久的不稳定性只可能 通过复位递归滤波器3的寄存器并重新启动其内部时钟信号而被消除 掉。0061图8A是图7的故障检测/复位电路6的详细逻辑图。FSYNC 被施加到缓冲器12的输入终端11，缓冲器12的输出端被连接到另一io个缓冲器13的输入端。缓冲器13的输出端被连接到包括缓冲器14和 15、 NAND门16、倒相器17和OR门19的脉冲发生器电路。缓冲器 13的输出端被连接至缓冲器14的输入端和倒相器17的输入端。缓冲 器14的输出端被连接到缓冲器15的输入端，缓冲器15的输出端被连 接到NAND门16的一个输入端。倒相器17的输出端被连接到NAND15门16的另一个输入端。NAND门16的输出端通过导线18连接至OR 门19的一个输入端，OR门19的另一个输入端被导线20耦合至信号 POR (上电复位信号)。0062AND门19的输出在导线21上产生内部复位信号RST， 该导线21连接至格雷码(Gray code)计数器28的复位输入端。(计20数器28也可以作为二进制计数器以不同方式被实现)。计数器28由 SCLK来计时。计数器28的输出是多导线总线29，多导线总线29的 导线分别连接到NAND门36的输入端30、 32和35以及倒相器34的 输入端33。倒相器33的输出连接到NAND门36的另一个输入端。 NAND门36的输出连接到触发器37的D输入端，该触发器37由倒25相器39的输出来计时，倒相器39具有被导线11连接到FSYNC的输 入端。触发器37的复位输入由导体22连接至上电复位信号POR。触 发器37的Q输出端连接至倒相器41的输入端，倒相器41的输出端连 接至AND门42的一个输入端，AND门42的另一个输入端经导线43 耦合至外部复位信号EXRST。 AND门42的输出端产生经导线4A连30接至图7的递归数字滤波器3的复位输入端的自动复位信号ARST。0063接口监控器6实际上监控施加到三线标准接口电路2的各输入端的SCLK和FSYNC信号之间的同步。每当FSYNC下降，终端 21产生内部复位脉冲RST。这产生内部复位信号RST。方框28包括 每当FSYNC下降时通过RST得到复位的无短时脉冲波形干扰的计数 器。每当计数器28没有存储二进制数15时，D型触发器的输出被设 5定或者被复位。因此当FSYNC降到低电平时，希望从计数器28中计 数到15。如果上限为15的该计数不发生，NAND门36的输出变成逻 辑"1"。触发器37仅仅当监控器复位电路6上电时复位。这很重要， 因为当接通电源时，包括图7的三线标准接口2、递归滤波器3和故障 检测/复位电路6的完整系统10应该恰当地被初始化。FSYNC也被施
io加到在倒相器39的输入端的导线11，该倒相器39为触发器37计时。 因此，每当FSYNC降低，自动复位信号ARST因此更新，且ARST 被同步化到FSYNC。到AND门42的输入43是一个可以被希望从外 部复位该系统的用户所启动的外部复位信号。
0064包括方框12-19的电路被配置作脉冲发生器，该脉冲发生
15器被触发产生带有固有延迟的每个FSYNC脉冲。方框28是5位格雷 码计数器。多输入NAND门36检测是否己经接收到在两个连续FSYNC 脉冲之间的16个SCLK脉冲。触发器37存储复位信息，并且由FSYNC 来计时。触发器37通过由脉冲发生器所产生的信号RST在每个FSYNC 脉冲处被复位以确保在每个FSYNC时间帧或周期期间获取由SCLK脉
20冲触发的从0至15的新计数。到AND门42的外部输入EXRST允许 手动产生滤波器复位信号ARST。(应了解的是本领域普通技术人员可 以找到许多方法来设计接口电路6以获得同样的结果。)
0065图8B示出上面描述的自动复位脉冲ARST的波形。当第 一 FSYNC下降沿出现时，接口故障检测復位电路6以ARST低电平
25开始。只要Tf，c/Tsclk之比不等于16， ARST就保持低电平，该低电平 ARST复位数字滤波器3。当Tfs雷/T^k等于16时，ARST进入高电平， 该高电平ARST从数字滤波器3中移除复位状态。当T^^e/i;^不再等 于16因此指示输入故障发生时，ARST返回到低复位电平并且复位递 归数字滤波器3。
300066图9和10示出当所接收的时钟数字不严格等于过采样率
N时，图7的过采样SYNC3滤波器如何进入不稳定状态。0067图9是说明响应不希望的第17个SCLK脉冲，在图7的 递归滤波器3中所产生的不稳定性的快速解决波形图。监控器6产生 单FSYNC帧的自动复位脉冲并因此使递归滤波器3去平滑各种不正确 的输入序列而不进入持久不稳定状态。由于该不希望的第17个SCLK 5脉冲，只有数据输入流SDIN的一个数据字节不正确地读入，紧跟着立 即全面恢复。图5中的仿真或模拟曲线假设不希望的第17个SCLK脉 冲如垂直线"C"所指示的那样沿着水平时间轴在大约10微秒处发生， 该第17个SCLK脉冲实际上是不想要的叠加在正常SCLK序列上的脉 冲。这导致在数字正弦波"A"中只有一个不期望的脉冲"A1"，和
在经滤波的输出波形"B"中不正常的特征"B1"。递归数字滤波器3 的不稳定"B2"并不持续通过立即跟随有所述不期望的第17个SCLK 脉冲的经滤波的输出波形"B"的最小电平"B3"。因此，输入状态监 控器电路6提供来自该不希望的第17个SCLK脉冲的数字递归滤波器 3的快速自动恢复。这与现有技术图5所表明的递归数字滤波器3的持
久不稳定性直接相反。
0068图10示出响应不希望的FSYNC脉冲的在图7的递归数 字滤波器3中产生的不稳定的快速解决波形。监控器6产生用于两个 连续FSYNC帧的自动复位脉冲并因此使递归滤波器3去平滑各种不正 确输入序列而不会进入持续不稳定状态。图5中的仿真曲线"A"和"B"
假定不希望的FSYNC脉冲如垂直线"C"所指示的那样沿着水平时间 轴在大约10微秒处发生，该FSYNC脉冲效果上是不想要的叠加到正 常FSYNC序列上的脉冲。这使在经滤波的输出波形"B"中只有一个 不正常特征"B1"，但是并不影响数字输入波形"A"。递归数字滤 波器3的不稳定"B2"并不持续通过紧跟有该不期望的FSYNC脉冲
的经滤波的输出波形"B"的最小电位"B2"。因此，输入状态故障检 测/复位电路6提供来自所述不希望的FSYNC脉冲的数字递归滤波器3 的快速且自动恢复。这也与如现有技术图6中所表明的递归数字滤波 器3的持久不稳定性直接相反。
0069因此，本发明提供一种简单数字信号监控电路(1)其
使用计数器以确保两个连续FSYNC信号(OSR-16)之间有刚好16个 SCLK周期，以及(2)如果SCLK计数不是刚好16，故障检测/复位电路6发送复位信号并清除递归数字滤波器的全部内部寄存器，重新 启动内部时钟。
0070在工作过程中，如果数据完整性或同步误差被检测到，图 7和8A的输入信号故障检测/复位电路6连续监控SCLK、 FSYNC和 5 SDIN信号并自动产生数字滤波器复位信号ARST;并且如果检测到 SCLK或FSYNC中的数字输入误差，图7和8A的输入信号故障检测/ 复位电路6自动地将该复位信号ARST施加到递归数字滤波器3的复 位输入。这阻止在递归数字滤波器3中发生持续不稳定状态。本发明 因此获得用于使用三线串行接口的过采样数字滤波器的良好的输入故 io障容忍度。
0071所描述的方法和系统通常是可应用的数字过采样滤波器， 该数字过采样滤波器通过使用诸如SPI接口的串行接口进行外部计时。 尽管所描述的实现是为递归过采样FIR滤波器提供的，但由于这些过 采样IIR滤波器的递归本性，同样的概念适用于这些过采样IIR滤波器。
15 —个实际的集成电路的实施已经被构造和测试，并且包括三线串行接 口和基于数字计数器的电路，当在两个连续的FSYNC信号之间不存在 正好N (即，OSR)个SCLK周期时，该基于数字计数器的电路复位 在递归滤波器3中的寄存器和时钟分配器。
0072上面描述的容错电路包括耦合至递归数字滤波器的三线标
20准串行接口电路，该容错电路对于在极端环境中的某些应用很有用， 例如在导弹应用中或者在太空应用中很有用，例如，太空应用中宇宙 射线可能引起输入信号同步误差，这些场合假定的电子系统的稳定性 不合理。
0073上面描述的发明的其它优势包括电路鲁棒性、与现有硬件 25兼容性以及简单易行性。
0074虽然已经参考本发明的几个特定实施例对其进行了描述， 但是本领域的技术人员将能够对本发明的所描述的实施例作不同修改 而不偏离本发明的范围。
权利要求
1.一种自动复位递归数字滤波器电路，包括三线串行接口电路，其接收串行时钟输入信号、同步输入信号和串行数据输入信号，并且响应这三个输入信号，产生串行时钟输出信号、同步输出信号和并行数据输出信号；递归数字滤波器电路，其被耦合以接收所述串行时钟输出信号、所述同步输出信号和所述并行数据输出信号，并且响应这三个输出信号，产生经滤波的过采样数据输出信号；以及输入故障检测电路，其具有分别被耦合以接收所述串行时钟输入信号和所述同步输入信号的第一和第二输入，用以检测与所述同步输入信号和所述串行时钟输入信号之一相关联的故障并且响应检测到的故障产生复位信号，该复位信号被耦合用来复位所述递归数字滤波器电路。
2.根据权利要求1所述的自动复位递归数字滤波器电路，其中，所述输入故障检测电路确定所述串行时钟输入信号的频率与所述同步输入 信号的频率之比是否等于所述串行时钟输入信号和所述同步输入信号之间的过采样率N，并且如果所述比不等于所述过采样率就产生所述复位信号以复位所述递归数字滤波器电路。
3.根据权利要求2所述的自动复位递归数字滤波器电路，其中，所 述三线串行接口电路包括第一组N个触发器的和第二组N个触发器，所 述第一组的第一个触发器的输入被耦合以接收所述串行数据输入信号， 除了所述第一组的最后一个触发器之外，所述第一组触发器的每个触发25器的输出被耦合至所述第一组的下一个相继触发器的输入，所述第一组触发器的每个触发器的时钟输入接收所述串行时钟输入信号，所述第一 组触发器的每个触发器的输出分别被耦合至所述第二组的相应触发器的 输入，所述第二组触发器的每个触发器响应所述同步输入信号进行计时， 所述第二组触发器的输出产生所述并行数据输出信号。
4.根据权利要求3所述的自动复位递归数字滤波器电路，其中，所 述第一组触发器的每个和所述第二组触发器的每个触发器是D型触发 器。
5.根据权利要求2、 3或4所述的自动复位递归数字滤波器，其中， 所述输入故障检测电路包括脉冲产生电路；其可用于响应所述同步输 入信号以产生响应所述同步输入信号的相应的边沿连续脉冲的内部复位 信号；计数器电路，其可用于响应所述串行时钟输入信号的每个脉冲使 其中的计数增加，所述计数器电路响应所述内部复位信号可复位；所述10输入故障检测电路还包括解码电路，该解码电路用于识别所述串行时钟 输入信号的N个脉冲是否已经在连续的内部复位信号之间发生和锁存一 种状态，该状态指示所述串行时钟输入信号的N个脉冲是否已经在所述 连续的内部复位信号之间发生，如果所述串行时钟输入信号的N个脉冲 还没有在所述连续的内部复位信号之间发生，就产生所述复位信号以复15位所述递归数字滤波器。
6.根据权利要求5所述的自动复位递归数字滤波器电路，其中，所 述计数器是格雷码计数器。
7.根据权利要求5所述的自动复位递归数字滤波器电路，其中，所 述输入故障检测电路包括门电路，该门电路具有被耦合至所述解码电路 的第一输入和被耦合至外部复位信号的第二输入，以允许所述递归数字 滤波器电路进行外部复位。
8.—种操作递归数字滤波器电路以阻止其中持续不稳定状态的方法，所述方法包括将串行时钟输入信号、同步输入信号和串行数据输入信号施加到三线 串行接口电路的相应输入以产生串行时钟输出信号、同步输出信号和并行数据输出信号； 将所述串行时钟输出信号、所述同步输出信号和所述并行数据输出信号施加到递归数字滤波器电路的相应输入以产生经滤波的过采样数据输出信号；监控所述串行时钟输入信号和所述同步输入信号以检测与所述同步 输入信号和所述串行时钟输入信号之一相关联的故障；以及 5响应检测到的故障，产生复位信号并将所述复位信号耦合到所述递归 数字滤波器电路的复位输入。
9. 根据权利要求8所述的方法，其中步骤(c)包括确定所述串行 时钟输入信号的频率与所述同步输入信号的频率之比是否等于所述串行io时钟输入信号和所述同步信号之间的过采样率N，并且如果所述比不等 于所述过采样率就产生所述复位信号以复位所述递归数字滤波器电路。
10. 根据权利要求8所述的方法，其中步骤(c)包括检测与所述同 步输入信号和所述串行时钟输入信号之间的同步相关联的故障。
11. 根据权利要求8、 9或10所述的方法，包括通过复位所述递归数字 滤波器电路的寄存器来复位所述递归数字滤波器电路。
12. —种自动复位递归数字滤波器电路，包括 用于将串行时钟输入信号、同步输入信号和串行数据输入信号施加到三线串行接口电路的相应输入以产生串行时钟输出信号、同步输出信 号和并行数据输出信号的装置；用于将所述串行时钟输出信号、所述同步输出信号和所述并行数据 输出信号施加到递归数字滤波器电路的相应输入以产生经滤波的过采样 25数据输出信号的装置；用于监控所述串行时钟输入信号和所述同步输入信号以检测与所述 同步输入信号和所述串行时钟输入信号之一相关联的故障的装置；如果所述串行时钟输入信号的频率与所述同步输入信号的频率之比 不等于所述串行时钟信号和所述同步输入信号之间的过采样率，用于响 30应检测到的故障产生复位信号并将所述复位信号耦合至所述递归数字滤波器电路的复位输入以复位所述递归数字滤波器电路的装置。
全文摘要
避免持续不稳定状态的递归数字滤波器(3)电路，该递归数字滤波器(3)电路给三线串行接口电路(2)的相应输入端提供串行时钟信号、同步信号和串行数据输入，以产生被施加到递归数字滤波器的相应输入端的串行时钟输出信号、同步输出信号和并行数据输出信号。串行时钟信号和同步信号被输入到自动复位电路(6)，该自动复位电路(6)检测与同步信号或串行时钟信号相关联的故障并响应检测到的故障，产生复位信号来复位递归数字滤波器。
文档编号H03M1/10GK101258682SQ200680032450
公开日2008年9月3日 申请日期2006年7月7日 优先权日2005年7月7日
发明者T·库耶尔 申请人:德克萨斯仪器股份有限公司