专利名称：电流相加型dac的制作方法
技术领域：
本发明涉及电流相加型DAC,尤其涉及削减不需要的功耗的技术。
背景技术：
目前，半导体工艺正在向微细化发展，但模拟电路模块与数字电 路模块不同，即使工艺微细化也不会使面积小型化。另外，由于一个 LSI的多功能化，因此功耗有增加的趋势，使削减功耗成为重大课题。
以往，作为电流相加型DAC已知具有如下结构包括数量与数 字输入信号的位数相对应的多个电流源、和用于生成将从这些电流源 流出的电流值调整为预定值的偏置电压的偏置电路，当输入数字输入 信号时，按照该数字输入信号值来选择从上述多个基本电流源流至模 拟输出端子的电流，并将这些选择的电流相加后使其从模拟输出端子 输出。
在这种电流相加型DAC中，具有多个系统具备相同的结构而被 多通道化的电流相加型DAC,以使得可以一个多用。在该多通道电 流相加型DAC中，为了减小其面积，往往在多通道中共用上述偏置 电路。
图8表示电流相加型DAC的结构的一例。在该图中，II、 12…为 多个电流源，DS为数字输入信号，1为偏置电路，3为模拟输出端子， 4为稳定电容，SW1、 SW2…为开关电路，按照上述数字输入信号DS 的值，将上述各电流源Il...的电流切换到上述模拟输出端子3和接地端。
该电流相加型DAC具有与数字输入信号DS的位数对应的电流 源Il,..。例如，在温度计式的情况下，若数字输入信号DS为8位，则有256个电流源，若数字输入信号DS为IO位，则有1024个电流 源。另外，在二进制式的情况下，若为8位，则具有加权的8个电流 源。按照上述数字输入信号DS的值来切换上述开关电路SW1…，仅 与上述数字输入信号DS的值对应的量的电流流到上述模拟输出端子 3，得到模拟输出。在从上述偏置电路1输出的偏置电压的输出路径 上连接有用于减小由串扰(crosstalk)等产生的噪声的影响的稳定电 容4。
上述开关SW1…通常使用晶体管来构成。图9是上述开关电路 SW1的一例。在该图中，数字输入信号DS被解码器10解码后，被 输入到构成开关SW1的两个Pch晶体管Pl、 P2中的一个晶体管Pl 的栅极，并且翻转后被输入到另一个Pch晶体管P2的栅极。而且， 当解码后的数字信号的对应值为"L"电平时，接收该数字信号的Pch 晶体管P1导通，将电流源II的电流连接至模拟输入端子3,而当解 码后的翻转数字信号的对应值为"H"电平时，另一个Pch晶体管P2 导通，将电流源II的电流接地。
图IO表示将如上述那样的电流相加型DAC多通道化的结构。图 IO是两通道A、 B的情况。上述偏置电路1的偏置电压的输出共用于 两通道A、 B的各电流源的电流调整。
以往，在这种多通道电流相加型DAC中，作为变更所有电流源 的电流流到才莫拟输入端子时的合计电流即满标电流的方法，有切换偏 置电^^的偏置电压的方法。例如，在专利文献l中，通过切换偏置电 路生成的偏置电压来变更从各电流源流出的电流值，变更满标电流。
专利文献l:日本特开平8-274642号公报(第三一第四页、图1)
发明内容
然而，在上述现有的多通道电流相加型DAC中，由于多通道共 用偏置电路，因此所有通道的满标电流由偏置电路唯一地确定，不能 单独地变更各个通道的满标电流。因此，在产品-没计时，符合满标电 流需要最大的情况来设计，结果在使用时，在一个通道需要该满标电流的情况下，不需要该满标电流的其他通道常常也无用地消耗该满标
电流，存在功耗无益地增大的缺点。另外，在单通道电流相加型DAC、 或多通道电流相加型DAC的全部通道中，当在变更满标电流的情况 下要变更偏置电压来变更满标电流值时，需要进行用于稳定偏置电压 的电容的充放电，具有需要与之对应的时间的缺点。
本发明为了克服上述缺陷，在多通道电流相加型DAC中，采用 如下结构在各通道中进 一 步由多个小电流的电流源分别构成多个电 流源，可根据需要使多个小电流的电流源的一部分停止。
即，本发明的电流相加型DAC包括多个通道， 一个通道的结构 为包括数量与数字输入信号的位数对应的基本电流源；按照上述数 字输入信号的值选择从上述多个基本电流源流向模拟输出端子的电 流；将这些选择的电流相加后使其从才莫拟输出端子输出，该电流相加 型DAC的特征在于还包括偏置电路，由上述多个通道共用，生成 设定上述多个基本电流源的电流值的一个偏置电压，并且，在上述多 个通道中的至少一个通道中，上述多个基本电流源分别由多个分支电 流源构成，包括按照每个上述基本电流源对构成该基本电流源的上述 多个分支电流源的任一个进行断开控制的控制电路。
本发明的特征在于在上述电流相加型DAC中，构成一个基本 电流源的多个分支电流源流出^L此相同的值的电流。
本发明的特征在于在上述电流相加型DAC中，构成一个基本 电流源的多个分支电流源流出彼此不同的值的电流。
在本发明的特征在于在上述电流相加型DAC中，构成一个基 本电流源的多个分支电流源为两个。
本发明的特征在于在上述电流相加型DAC中，从上述偏置电 路向上述各基本电流源的多个分支电流源提供偏置电压，上述控制电 路包括对每个上述各基本电流源停止从上述偏置电路向多个分支电 流源的至少 一 个供给偏置电压的选择电路。
本发明的特征在于在上述电流相加型DAC中，上述各分支电 流源由连接在预定电源电压的电源上的P型晶体管构成，上述控制电路包括切换用于使上述P型晶体管导通的导通侧偏置电压和用于使 上述P型晶体管截止的截止侧偏置电压来提供给构成上述各分支电 流源的P型晶体管的选择电路。
本发明的特征在于在上述电流相加型DAC中，上述控制电路 提供给上述P型晶体管的截止侧偏置电压是上述电源的电源电压。
本发明的特征在于在上述电流相加型DAC中，上述各分支电 流源由连接在接地电源上的N型晶体管构成，上述控制电路包括切
换用于使上述N型晶体管导通的导通侧偏置电压和用于使上述N型 晶体管截止的截止侧偏置电压来提供给构成上述各分支电流源的N
型晶体管的选择电路。
本发明的特征在于在上述电流相加型DAC中，上述控制电路 提供给上述N型晶体管的截止侧偏置电压是上述接地电源的接地电压。
本发明的特征在于在上述电流相加型DAC中，还包括与上述 各分支电流源串联连接的串联晶体管，上述控制电路包括切换用于 使上述各串联晶体管导通的导通侧偏置电压和用于使上述各串联晶 体管截止的截止侧偏置电压来提供给上述各串联晶体管的选择电路。
本发明的特征在于在上述电流相加型DAC中，上述各分支电 流源由连接在预定电源电压的电源上的P型晶体管构成，上述各串联 晶体管由P型晶体管构成，上述控制电路提供给上述串联晶体管的截 止侧偏置电压是上述电源的电源电压。
本发明的特征在于在上述电流相加型DAC中，上述各分支电 流源由连接在接地电源的N型晶体管构成，上述各串联晶体管由N 型晶体管构成，上述控制电路提供给上述串联晶体管的截止侧偏置电 压是上述接地电源的接地电压。
本发明的特征在于在上述电流相加型DAC中，还包括开关电 路，与上述各分支电流源对应地配置，按照上述数字输入信号选择是 否向上述模拟输出端子输出对应的分支电流源的电流，上述控制电路 对与构成 一 个基本电流源的多个分支电流源对应的多个开关电路中的至少 一个输出选择信号后使之开路，对对应的分支电流源进行断开 控制。
本发明的特征在于，在上述电流相加型DAC中，上述各开关电 路包括第一晶体管，与对应的分支电流源连接，并且与上述模拟输 出端子连接；第二晶体管，与上述对应的分支电流源连接，并且与接 地电源连接；第一逻辑电路，连接在上述第一晶体管的栅极上，并接 收上述数字输入信号和来自上述控制电路的选择信号；以及第二逻辑 电路，连接在上述第二晶体管的栅极上，并接收上述数字输入信号的 反相信号和来自上述控制电路的选择信号。
本发明的电流相加型DAC具有如下结构包括数量与数字输入 信号的位数对应的基本电流源；按照上述数字输入信号的值选择从上 述多个基本电流源流向才莫拟输出端子的电流；将这些选择的电流相加 后使其从模拟输出端子输出，该电流相加型DAC的特征在于还包 括生成设定上述多个基本电流源的电流值的 一 个偏置电压的偏置电 路，并且，上述多个基本电流源分别由多个分支电流源构成，还包括 按照每个上述基本电流源对构成该基本电流源的上述多个分支电流 源的任一个进行断开控制的控制电路。
如上所述，根据本发明的电流相加型DAC,在各通道中分别由 两个以上的分支电流源构成多个基本电流源的每 一 个，对基本电流源 的每一个，若停止其两个以上的电流源的一部分，则本通道的满标电 流被限制为较小值。并且，在满标电流被限制为较小值时，在与数字 输入信号的位数对应的多个基本电流源中，分别至少 一个分支电流源 进行动作，因此不会降低电流相加型DAC的分辨率。而且，各基本 电流源由两个以上的电流源构成，面积与基本电流源大致相同，因此 也能控制电流相加型DAC的价格。
另外，根据本发明的电流相加型DAC,能够不变更偏置电路的 偏置电压等地仅用内部控制电路的控制信号可变地调整满标电流的 值。
如上述说明的那样，根据本发明的多通道电流相加型DAC，能够不降低分解度，使各通道的满标电流大小可调，因此能够有效地削 减不需要的功耗。
另外，根据本发明的电流相加型DAC，可仅用内部控制电路的 控制信号来可变地调整满标电流的值。
图1是表示第一实施方式的电流相加型DAC的整体结构的图。 图2是表示第二实施方式的电流相加型DAC的具体结构的图。 图3是表示第二实施方式的电流相加型DAC的变形例的图。 图4是表示第三实施方式的电流相加型DAC的具体结构的图。 图5是表示第三实施方式的电流相加型DAC的变形例的图。 图6是表示第四实施方式的电流相加型DAC的整体结构的图。 图7是表示第四实施方式的电流相加型DAC所使用的开关电路 的具体结构的图。
图8是表示现有的电流相加型DAC的整体结构的图。
图9是表示现有的电流相加型DAC所使用的开关电路的结构的图。
图IO是表示现有的两通道电流相加型DAC的整体结构的图。
符号说明
I、 1' 偏置电路
3 模拟输出端子
4 稳定电容 7 控制电路 10 解码器
DS 数字输入信号 BS 偏置电压信号
II、 12 基本电流源
III、 112 分支电流源Sal、 Sa2、 Sal'、 S a2'选才奪电3各 P11 P22 Pch晶体管 N11 N22 Nch晶体管 vps 电源
Cdll Cd22串联晶体管 SW1、 SW2开关电鴻_ SWll、 SW12分支开关电路 sellA、 sel2A 接通/断开控制信号
Tl 第一晶体管
T2 第二晶体管
12 第一 NAND电路(逻辑电路)
13 第二 NAND电路(逻辑电路)
具体实施例方式
以下，参照附图"i兑明本发明的实施方式。 (第一实施方式)
图1表示本发明实施方式1的电流相加型DAC的结构。
该图的电流相加型DAC表示两通道的电流相加型DAC。两通道 的结构相同，因此只说明两通道A、 B中的一个通道A。
在上述通道A中，1是与上述通道B共用的偏置电路，DS是数 字输入信号。II、 12…是基本电流源，数量与上述数字输入信号DS 的位数对应，在温度计式的情况下，若为8位则有256个，若为10 位则有1024个。另外，在二进制式的情况下，若为8位则具有加权 的8个基本电流源。在该图中，仅示出2个。
另外，SW1、 SW2…为开关电路，数量与上述基本电流源Il...相 同，用上述数字输入信号DS进行控制。3是模拟输出端子，上述基 本电流源11…经由上述对应的开关电路SW1…与该模拟输出端子3 相连接。上述各开关电路SW1…将对应的基本电流源Il...切换到上 述模拟输出端子3侧和接地侧。并且，上述各基本电流源II、 12分别由两个分支电流源(111、 112)、 (121、 122)构成。上述偏置电if各1向各基本电流源II、 12的分 支电流源(111、 112)、 (121、 122)提供设定各基本电流源II、 12的 电流值的一个偏置电压信号BS。这些分支电流源的电流值被设定为 彼此相同的值。在该偏置电压信号BS的供给路径上连接使上述偏置 电压信号BS的值稳定为一定值的稳定电容4，并且配置有控制电路7。 上述控制电路7具有与各基本电流源II、 12…中的分支电流源的数量 相等的两个选择电路Sal、 Sa2。 一个选择电路Sal被配置在对基本电 流源II、 12的第一分支电流源111、 121提供偏置电压信号BS的供给 路径上，另一个选择电流Sa2被配置在对基本电流源II、 12的第二分 支电流源I12、 122提供偏置电压信号BS的供给路径上。这些选择电 路Sal、 Sa2都由从控制电路7输出的导通/截止(接通/断开)选择信 号SellA、 Sel2A进行控制。
对于通道B，上述控制电路7对选择电路Sal、 Sa2输出与通道A 中的导通/截止选择信号SellA、 Sel2A不同的导通/截止信号SellB、 Sel2B。
在本实施方式中，基本电流源Il、 12…全部导通时的电流相加型 DAC的满标电流为所有的基本电流源11、12…的电流流到上述模拟输 出端子3时的电流值。
此刻，当通道A的满标电流只要求为通道B的满标电流的一半 时，控制电路7根据导通/截止选择信号Sel2A只断开选择电路Sa2, 使各基本电流源II、 12的第二分支电流源112、 122停止。结果仅各 基本电流源Il、 12的第一分支电流源111、 121动作，通道A的满标 电流变为通道B的满标电流的一半。因此，能够削减通道A中不需 要的功率。
并且，在基本电流源II、 12中，第一分支电流源111、 121分别 进行动作，因此分辨率不会降低。
(第二实施方式)接着，说明本发明的第二实施方式。
图2表示本发明第二实施方式的电流相加型DAC的结构。
在图2所示的电流相加型DAC中，分支电流源Ill、 112、 121、 122分别由源极连接在具有预定值的电源电压的电源vps上的Pch晶 体管Pll、 P12、 P21、 P22构成，基本电流源II的两个Pch晶体管(第 一分支电流源和第二分支电流源)Pll、 P12的漏极连接在开关电路 SW1上，基本电流源12的两个Pch晶体管(第一分支电流源和第二 分支电流源)P21、 P22的漏极连接在开关电路SW2上。
而且，偏置电路1'除了输出设定各基本电流源Il...的电流值的 偏置电压信号BS、换句话说使各分支电流源Ill...导通的导通侧的偏 置电压之外，还输出设定为上述电源vps的电源电压v的截止侧偏置 电压来作为使上述各分支电流源111... (Pch晶体管Pll...)截止的电 压。另外，选择电路Sal'将输入到第一分支电流源(Pch晶体管Pll、 P21 )的栅极的电压切换到来自上述偏置电路1'的导通侧偏置电压BS 和截止侧偏置电压v。同样地，选择电路Sa2'将输入到第二分支电流 源(Pch晶体管P12、 P22)的栅极的电压切换到来自上述偏置电路1' 的导通侧偏置电压BS和截止侧偏置电压v。其他结构与上述第一实 施方式相同，因此省略其说明。
在本实施方式的电流相加型DAC中，例如在通道A中，选择电 路Sal'、 Sa2'都选择导通侧偏置电压BS时，满标电流为各基本电流 源Il、 12的第一和第二Pch晶体管P11、 P12、 P21、 P22全部导通时 的电流值的合计值。
对此，当一个选择电路Sa2'选择截止侧偏置电压v时，各基本 电流源Il、 12的第二 Pch晶体管P12、 P22截止，因此满标电流变为 仅各基本电流源II、 12的第一Pch晶体管Pll、 P21导通时的电流值 的合计值。
因此，在本实施方式的电流相加型DAC中，能够不降低分辨率 地变更各通道A、 B的满标电流的大小。
偏置电路l'生成的偏置电压信号BS是使Pch晶体管P11、P12…导通的电压，该电压为了将这些晶体管PI 1 ...的电流值确定为所需的 值而需要高精度地设定为目标值。而截止侧偏置电压V只要设定在可 使Pch晶体管Pll…截止的电压范围内即可，不需要高精度地设定为 一个电压值，因此当设定为电源vps的电源电压V时是很容易实现的。 图3表示上述第二实施方式的变形例。在上述第二实施方式中， 由Pch晶体管构成了电流相加型DAC的分支电流源，但在本变形例 中，变更为Nch晶体管，随着其变更，成为电源电压和接地电压与第 二实施方式相反的结构。其他结构与第二实施方式相同，因此省略其 说明。
在图1 图3中，选择电路Sal、 Sa2、 Sal'、 Sa2'分别配置在从 偏置电路l、 1'向第一分支电流源111、 112提供偏置电压信号BS的 供给路径上和从偏置电路1、 1'向第二分支电流源121、 122提供偏置 电压信号BS的供给路径上，但也可以是任一个。 (第三实施方式)
图4表示本发明的第三实施方式的电流相加型DAC的结构。
在该图的电流相加型DAC中，是将上述图2的电流相加型DAC 的结构变形后的结构。
即，对由Pch晶体管构成的分支电流源Ill...提供来自偏置电路 l'的导通侧偏置电压信号BS。另外，在上述分支电流源111、 112… 上分别串联连接由Pch晶体管构成的第一、第二串联晶体管(cascode transistor) Cdll、 Cdl2…的源极,在这些串联晶体管Cdll、 Cdl2… 的漏极上连接对应的开关电路SW1、 SW2。
并且，选择电路Sal'将输入到上述第一串联晶体管Cdll、 Cd21 的栅极的电压切换到来自上述偏置电路l'的导通侧偏置电压BS和截 止侧偏置电压v。另外，选择电路Sa2'将输入到第二串联晶体管Cd 12 、 Cd22的栅极的电压切换到来自上述偏置电路l'的导通侧偏置电压BS 和截止侧偏置电压v。其他结构与上述第一实施方式相同，因此省略 其说明。
因此，在本实施方式的电流相加型DAC中，可通过各串联晶体管Cdll…的导通/截止来控制各分支电流源111…的导通/截止，除了
可使各通道a、 b的满标电流变更大小之外，还在各分支电流源ni…
上分别串联连接有对应的串联晶体管Cdl1…，因此能够使来自各分
支电流源Ill...的电流进一步恒流化。
也可以只具有选择电路Sal'、 Sa2'的任意一个。 图5表示本实施方式的变形例。在第三实施方式的图4中，由 Pch晶体管构成了分支电流源Ill...和串联晶体管Cdl1…，但在本变 形例中，是由Nch晶体管构成的。随着其变更，成为电源电压和接地 电压与第三实施方式相反的结构。其他结构与第二实施方式相同，因 此省略其i兌明。
(第四实施方式)
图6表示本发明第四实施方式的电流相加型DAC的结构。 在本实施方式中，如图l那样，不设置选择电路Sal、 Sa2…而使 开关电路SW具有这些选择电路的功能。
即，在图6的电流相加型DAC中，在各分支电流源111、 112、 121、 122上分别串联连接分支开关电路SW11、 SW12、 SW21、 SW22。 这些分支开关电路SW11…分别具有什么也不连接的开路端子op，并 且按照数字输入信号DS和导通/截止选择信号SellA、 Sel2A来将对 应的分支电流源111…切换到模拟输出端子3和接地端，或者使其与 开路端子op连接，使得不切换到上述模拟输出端子3和接地端任意 一个。
上述多个分支开关电路SWll、 SW12…是相同结构。图7示例出 分支开关电路SW11的内部结构。在该图中，分支开关电路SW11包 括对数字输入信号DS进行解码的解码器10、接收由上述解码器10 解码后的数字信号11的对应值和导通/截止选择信号SellA的第一 NAND电路(逻辑电路)12、接收上述解码后的数字信号11的反相 信号和上述导通/截止选择信号SellA的第二NAND电路(逻辑电路) 13、以及第一 Pch晶体管Tl和第二 Pch晶体管T2。上述两个Pch晶体管Tl、 T2的源极连接在与上述第一分支电流源111连接的第一 端子15上，上述第一 Pch晶体管Tl的漏极连接在与上述模拟输出端 子3连接的第二端子16上，上述第二Pch晶体管T2的漏极连接在与 接地端连接的第三端子17上。而且，向上述第一 Pch晶体管Tl的栅 极输入上述第一NAND电路12的输出信号，向上述第二Pch晶体管 T2的栅极输入上述第二NAND电路13的输出信号。
因此，在上述分支开关电路SWll中，当导通/截止选择信号SellA 为High时，若数字信号11的对应值为"H"电平时，第一 Pch晶体 管T1导通，第一端子15连接在至模拟输出端子3的第二端子16上， 若数字信号11为"L"电平时，第一端子15连接在至接地端的第三 端子17上，而导通/截止选择信号SellA为Low时，第一端子15不 与上述第一端子16和第二端子17的任意一个连接、即与开路端子op 连接，第一分支电流源111截止。
因此，在本实施方式的电流相加型DAC中，通过与各分支电流 源Ill...对应的分支开关电路SW11…被切换到开路端子叩侧，能够 控制各分支电流源111…的导通/截止，因此，能够使各通道A、 B的 满标电流变更大小，可削减不需要的功率。
在本实施方式中，使全部的分支开关电路SW11…为图7所示的 结构，但也可以仅使第一分支电流源111、 121…为图7的结构。
另外，在上述第一~第四的实施方式中，将第一分支电流源Ill、 121和第二电流源112、 122的电流值设定为相同的值，但本发明不限 于此，例如可任意地设定为111-121=112/2 = 122/2等。只要这样合 理设定各个分支电流源的电流值，则能够将满标电流设定为1/3值等 任意值，并且可将满标电流的模式设定为3以上的多个。
另外，各基本电流源Il、 12…的分支数量在本实施方式中设为2 个，^f旦也可以是3个以上，而且，通道不限于两个，当然也可以是3 以上。
进一步，在以上的说明中，示例了两个通道A、 B的结构为相同 结构的情况，但本发明不限于此，只要在多通道中的至少一个通道中具有分支电流源和控制电路即可。
此外，在以上的说明中，说明了多通道电流相加型，但本发明也 可应用于单通道电流相加型。在这种情况下，能够不变更偏置电^^1
的偏置电压BS等地仅用内部的控制电路7的控制信号SellA、 Sel2A 来可变地调整满标电流的值。并且，在这种情况下，不变更偏置电压 BS,因此能够不需要对用于稳定偏置电压BS的电容进行充放电而在 短时间内变更满标电流的^f直。 产业上的可利用性
如上所述，本发明可不降低分辨率而调整各通道的满标电流的大 小，因此，作为能够削减不需要功耗的多通道电路相加型DAC等是 有用的。
权利要求
1.一种电流相加型DAC，包括多个通道，其中一个通道的结构为包括数量与数字输入信号的位数相对应的基本电流源，并按照上述数字输入信号的值来选择从上述多个基本电流源流向模拟输出端子的电流，且将这些选择的电流相加后使其从模拟输出端子输出，该电流相加型DAC的特征在于还包括偏置电路，该偏置电路由上述多个通道共用，并生成设定上述多个基本电流源的电流值的一个偏置电压，并且在上述多个通道中的至少一个通道中，上述多个基本电流源分别由多个分支电流源构成，包括按照每个上述基本电流源对构成该基本电流源的上述多个分支电流源的任一个进行断开控制的控制电路。
2. 根据权利要求1所述的电流相加型DAC，其特征在于 构成一个基本电流源的多个分支电流源流出彼此相同的值的电流o
3. 根据权利要求1所述的电流相加型DAC，其特征在于 构成一个基本电流源的多个分支电流源流出彼此不同的值的电流。
4. 根据权利要求1所述的电流相加型DAC,其特征在于 构成一个基本电流源的多个分支电流源为两个。
5. 根据权利要求1所述的电流相加型DAC，其特征在于 从上述偏置电路向上述各基本电流源的多个分支电流源提供偏置电压，上述控制电路包括对每个上述基本电流源停止从上述偏置电路 向多个分支电流源的至少 一 个供给偏置电压的选择电路。
6. 根据权利要求1所述的电流相加型DAC，其特征在于 上述各分支电流源由连接在预定电源电压的电源上的P型晶体管构成，上述控制电路包括切换用于使上述P型晶体管导通的导通侧偏 置电压和用于使上述P型晶体管截止的截止侧偏置电压来提供给构 成上述各分支电流源的P型晶体管的选择电路。
7. 根据权利要求6所述的电流相加型DAC，其特征在于 上述控制电路提供给上述P型晶体管的截止侧偏置电压是上述电源的电源电压。
8. 根据权利要求1所述的电流相加型DAC,其特征在于 上述各分支电流源由连接在接地电源上的N型晶体管构成， 上述控制电路包括切换用于使上述N型晶体管导通的导通侧偏置电压和用于使上述N型晶体管截止的截止侧偏置电压来提供给构 成上述各分支电流源的N型晶体管的选择电路。
9. 根据权利要求8所述的电流相加型DAC,其特征在于 上述控制电路提供给上述N型晶体管的截止侧偏置电压是上述4妄i也电源的4妻i也电压。
10. 根据权利要求1所述的电流相加型DAC，其特征在于 还包括与上述各分支电流源串联连接的串联晶体管， 上述控制电路包括切换用于使上述各串联晶体管导通的导通侧偏置电压和用于使上述各串联晶体管截止的截止侧偏置电压来提供 给上述各串联晶体管的选择电路。
11. 根据权利要求IO所述的电流相加型DAC，其特征在于 上述各分支电流源由连接在预定电源电压的电源上的P型晶体管构成，上述各串联晶体管由P型晶体管构成，上述控制电路提供给上述串联晶体管的截止侧偏置电压是上述 电源的电源电压。
12. 根据权利要求10所述的电流相加型DAC,其特征在于 上述各分支电流源由连接在接地电源上的N型晶体管构成， 上述各串联晶体管由N型晶体管构成，上述控制电路提供给上述串联晶体管的截止侧偏置电压是上述才妄地电源的4妄地电压。
13. 根据权利要求1所述的电流相加型DAC,其特征在于还包括开关电路，该开关电路与上述各分支电流源对应而配置， 并按照上述数字输入信号来选择是否向上述模拟输出端子输出对应 的分支电流源的电流，上述控制电路对与构成 一 个基本电流源的多个分支电流源对应 的多个开关电路中的至少 一个输出选择信号后使之开路，对对应的分 支电流源进行断开控制。
14. 根据权利要求13所述的电流相加型DAC,其特征在于， 上述各开关电路包括第一晶体管，与对应的分支电流源连接，并且与上述模拟输出端 子连接；第二晶体管，与上述对应的分支电流源连接，并且与接地电源连接；第一逻辑电路，连接在上述第一晶体管的栅极上，接收上述数字 输入信号和来自上述控制电路的选择信号；以及第二逻辑电路，连接在上述第二晶体管的栅极上，接收上述数字 输入信号的反相信号和来自上述控制电路的选择信号。
15. —种电流相加型DAC,具有如下结构包括数量与数字输 入信号的位数对应的基本电流源，按照上述数字输入信号的值来选择 从上述多个基本电流源流向模拟输出端子的电流，并将这些选择的电 流相加后使其从模拟输出端子输出，该电流相加型DAC的特征在于还包括生成设定上述多个基本电流源的电流值的 一 个偏置电压的偏置电路，并且上述多个基本电流源分别由多个分支电流源构成，还包括按照每个上述基本电流源对构成该基本电流源的上述多个分支电流源的任 一 个进行断开控制的控制电路。
全文摘要
在多通道电流相加型DAC中，例如在2通道电流相加型DAC中，各通道(A、B)分别由两个小电流的电流源((I11、I12)、(I21、I22)...)构成与数字输入信号(DS)的位数对应的多个电流源(I1、I2...)。当在任一通道中将满标电流限制得较小时，各两个分支电流源通过开关(Sa1、Sa2)仅使其中任一个断开。因此，共用偏置电路的同时，各通道可各自不降低分辨率地调整满标电流。
文档编号H03M1/70GK101292426SQ20068003863
公开日2008年10月22日 申请日期2006年3月13日 优先权日2005年10月17日
发明者德丸美智子, 生驹平治 申请人:松下电器产业株式会社